一种围栅器件及其制造方法技术

本申请提供一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。提高器件性能。提高器件性能。

【技术实现步骤摘要】
一种围栅器件及其制造方法


[0001]本申请涉及半导体器件及其制造领域，特别涉及一种围栅器件及其制造方法。

技术介绍

[0002]随着集成电路特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(Fin Field
‑
Effect Transistor，FinFET)在3nm以下节点受到限制，而与主流后高k金属栅FinFET工艺兼容的纳米环栅晶体管(Gate
‑
all
‑
around Field
‑
Effect Transistor，GAA
‑
FET)将是实现尺寸微缩的下一代关键结构，GAA
‑
FET的沟道主要为堆叠纳米片(Stacked Nanosheet)结构。然而，在GAA
‑
FET衬底中存在亚Fin寄生体硅沟道，无法在关态下完全抑制漏电，导致器件关态漏电急剧增加。

技术实现思路

[0003]有鉴于此，本申请的目的在于提供一种围栅器件及其制造方法，从而最大程度地在关态下抑制器件漏电，提高器件性能。其具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种围栅器件的制造方法，其特征在于，包括：提供衬底；在所述衬底上形成具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；在所述缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在所述堆叠层、所述缓冲层和所述衬底中形成鳍；所述鳍的中部为沟道区；将所述沟道区中的第一外延层去除，并形成包围所述沟道区中第二外延层的栅极。2.根据权利要求1所述的制造方法，其特征在于，在所述缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层之前，所述方法还包括：通过退火处理激活所述缓冲层中的第一掺杂。3.根据权利要求1所述的制造方法，其特征在于，所述缓冲层的厚度大于等于2nm，且小于等于20nm。4.根据权利要求1所述的制造方法，其特征在于，在NMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:B、Ge:B、SiGex:B、GeSn：B、SiSn：B；在PMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:P、Ge:P、SiGex:P、GeSn:P、SiSn：P。5.根据权利要求1所述的制造方法，其特征在于，所述第二掺杂浓度大于等于1e15cm
‑3，且小于等于1e19cm
‑3。6.根据权利要求1
‑
5任意一项所述的制造方法，其特征在于，在将所述沟道区中的第一外延层去除之前，还包括：利用所述鳍在所述沟道区的两端形成具有...

【专利技术属性】
技术研发人员：姚佳欣，魏延钊，曹磊，张青竹，殷华湘，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：