半导体器件制造技术

本公开涉及半导体器件。半导体器件包括：半导体衬底；半导体衬底上的MOS晶体管；与MOS晶体管相对应的射频开关，射频开关包括：半导体衬底中的掺杂半导体区；半导体衬底上的至少两个金属化层级，每个金属化层级包括：绝缘层的堆叠；延伸穿过绝缘层的堆叠的导电柱；绝缘层的堆叠内的、并且耦合到导电柱的金属轨道；和至少两个连接元件，每个连接元件连接掺杂半导体区之一，包括导电柱中之一和至少两个金属化层级的金属轨道之一；两个连接元件之间的沟槽，沟槽与半导体衬底上的MOS晶体管之一重叠，以及沟槽内的散热结构，散热结构与MOS晶体管中的第一MOS晶体管重叠，并且散热结构被配置为将热量散发到沟槽外。由此，提供了改进的半导体器件。导体器件。导体器件。

【技术实现步骤摘要】
半导体器件


[0001]本公开总体上半导体器件。

技术介绍

[0002]射频开关或RF开关是通过传输路径发送高频信号的器件。射频开关可以由金属氧化物半导体场效应晶体管制成，以下称为MOS晶体管。
[0003]包括RF开关的电子电路作为范例用于前端器件中，该前端器件结合了天线与接收器和/或发射器的功率放大器的至少一个混合级的之间的所有电路。这些电子电路用于各种射频产品和应用。示例包括无线系统和FM无线电系统。
[0004]期望RF开关的寄生电容和导通电阻两者最好尽可能低。

技术实现思路

[0005]一个实施例克服了包括RF开关在内的已知电子电路的全部或部分缺点。
[0006]一个实施例提供了一种电子电路，包括半导体衬底，与MOS晶体管相对应的射频开关，该MOS晶体管包括衬底中的掺杂半导体区，覆盖衬底的至少两个金属化层级，每个金属化层级包括绝缘层的堆叠，顶部有金属轨道的导电柱，至少两个连接元件各自连接掺杂半导体区中的一个掺杂半导体区，每个连接元件由每个金属化层级的导电柱和导电轨道形成，电子电路进一步包括在两个连接元件之间的沟槽以及适于将热量散发到沟槽外的散热器件，该沟槽完全穿过一个金属化层级的绝缘层的堆叠，并进一步部分地穿过最靠近衬底的金属化层级的绝缘层的堆叠。
[0007]根据一个实施例，散热器件也是一种防潮保护器件，适用于防止潮湿到达到暴露在沟槽中的绝缘层。
[0008]根据一个实施例，沟槽具有大于或等于1μm(微米)的高度。根据一个实施例，沟槽具有大于1μm的高度。
[0009]根据一个实施例，沟槽具有大于或等于100nm(纳米)的平均宽度。根据一个实施例，沟槽具有大于100nm的平均宽度。
[0010]根据一个实施例，散热器件包括覆盖沟槽的侧面的涂层。
[0011]根据一个实施例，涂层是防潮的。
[0012]根据一个实施例，涂层的厚度在10nm到500nm之间变化。
[0013]根据一个实施例，涂层由一种或多种良好导热材料制成。
[0014]根据一个实施例，涂层由氮化铝、二硫化钼、石墨烯和/或带有陶瓷颗粒的硅制成。
[0015]根据一个实施例，沟槽至少部分地被空气、气体、气体混合物或部分真空填充。
[0016]根据一个实施例，散热器件包括塞，该塞至少部分地填充沟槽。
[0017]根据一个实施例，塞是防潮的。
[0018]根据一个实施例，散热器件包括封闭沟槽的顶部的盖。
[0019]根据一个实施例，盖是防潮的。
[0020]一个实施例提供了一种系统，该系统包括天线和电子电路，如先前限定的该电子电路链接到天线。
[0021]根据本公开的第一方面，提供了一种半导体器件，半导体器件包括：半导体衬底；半导体衬底上的MOS晶体管；与MOS晶体管相对应的射频开关，射频开关包括：半导体衬底中的掺杂半导体区；半导体衬底上的至少两个金属化层级，每个金属化层级包括：绝缘层的堆叠；延伸穿过绝缘层的堆叠的导电柱；绝缘层的堆叠内的、并且耦合到导电柱的金属轨道；和至少两个连接元件，每个连接元件连接掺杂半导体区中的一个掺杂半导体区，每个连接元件包括导电柱中的一个导电柱和至少两个金属化层级的金属轨道中的一个金属轨道；两个连接元件之间的沟槽，沟槽与半导体衬底上的MOS晶体管中的第一MOS晶体管重叠，以及沟槽内的散热结构，散热结构与MOS晶体管中的第一MOS晶体管重叠，并且散热结构被配置为将热量散发到沟槽外。
[0022]在一些实施例中，至少两个金属化层级的绝缘层的堆叠包括沿沟槽延伸的壁；散热结构在至少两个金属化层级的绝缘层的堆叠的壁上，散热结构是防潮的，并且被配置为防止潮湿通过沟槽到达绝缘层。
[0023]在一些实施例中，沟槽具有大于或等于1μm的高度。
[0024]在一些实施例中，沟槽具有大于或等于100nm的平均宽度。
[0025]在一些实施例中，散热结构是衬于沟槽的涂层。
[0026]在一些实施例中，散热结构是防潮的。
[0027]在一些实施例中，散热结构的厚度为10nm至500nm。
[0028]在一些实施例中，涂层由如下至少一项制成：氮化铝、二硫化钼、石墨烯、和具有陶瓷颗粒的硅。
[0029]在一些实施例中，沟槽至少部分地被空气、气体、气体混合物或部分真空填充。
[0030]在一些实施例中，散热器件包括塞，塞至少部分地填充沟槽。
[0031]在一些实施例中，塞是防潮的。
[0032]在一些实施例中，散热器件包括覆盖沟槽的盖。
[0033]在一些实施例中，盖是防潮的。
[0034]根据本公开的第二方面，提供了一种半导体器件，包括：衬底；衬底中的第一掺杂区和第二掺杂区；多个晶体管；衬底上和多个晶体管上的多个绝缘层；第一连接元件，延伸到多个绝缘层中至第一掺杂区，并且被耦合到第一掺杂区；第二连接元件，延伸到多个绝缘层中至第二掺杂区，并且被耦合到第二掺杂区；在第一连接元件和第二连接元件之间的沟槽，沟槽延伸到多个绝缘层中，并且与多个晶体管中的第一晶体管重叠，沟槽包括与多个晶体管中的第一晶体管间隔开的端部；和沟槽中的散热结构。
[0035]在一些实施例中，散热结构包括衬里，衬里覆盖多个绝缘层的壁并且围绕沟槽内的间隙延伸。
[0036]在一些实施例中，沟槽还包括从多个绝缘层暴露的开口，和跨开口延伸并覆盖开口的盖。
[0037]在一些实施例中，散热结构包括塞，塞在沟槽内，并且塞在多个壁中的第一相应的壁和多个壁中的第二相应的壁之间，并且第一相应的壁与第二相应的壁相对。
附图说明
[0038]上述特征和优点以及其他，将通过举例说明而非限制的方式给出的具体实施例，并参考附图进行详细描述，其中：
[0039]图1图示了电子电路的寄生电容，该电子电路包括射频(RF)开关；
[0040]图2部分且示意性地示出了电子电路的实施例的截面，该电子电路包括RF开关；
[0041]图3部分且示意性地示出了电子电路的另一个实施例的截面，该电子电路包括RF开关；
[0042]图4部分且示意性地示出了电子电路的另一个实施例的截面，该电子电路包括RF开关；
[0043]图5部分且示意性地示出了电子电路的另一个实施例的截面，该电子电路包括RF开关；
[0044]图6是电子器件的框图；
[0045]图7示出了用于执行第一仿真的电子电路的截面；
[0046]图8是相对于图7中所示出的电子电路的沟槽的高度和宽度的寄生电容CBEOL的降低的灰度图，该电路具有无涂层的沟槽；
[0047]图9是相对于图7中所示出的电子电路的沟槽的高度和宽度的寄生电容CBEOL的降低的灰度图，该电路具有带涂层的沟槽；
[0048]图10示出了用于执行第二仿真的电子电路的截面；
[0049]图11是图10中所示出的电子电路中的温度的灰度图，该电子电路没有沟槽；<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底；所述半导体衬底上的MOS晶体管；与所述MOS晶体管相对应的射频开关，所述射频开关包括：所述半导体衬底中的掺杂半导体区；所述半导体衬底上的至少两个金属化层级，每个金属化层级包括：绝缘层的堆叠；延伸穿过所述绝缘层的堆叠的导电柱；所述绝缘层的堆叠内的、并且耦合到所述导电柱的金属轨道；和至少两个连接元件，每个连接元件连接所述掺杂半导体区中的一个掺杂半导体区，每个连接元件包括所述导电柱中的一个导电柱和所述至少两个金属化层级的所述金属轨道中的一个金属轨道；所述两个连接元件之间的沟槽，所述沟槽与所述半导体衬底上的所述MOS晶体管中的第一MOS晶体管重叠，以及所述沟槽内的散热结构，所述散热结构与所述MOS晶体管中的所述第一MOS晶体管重叠，并且所述散热结构被配置为将热量散发到所述沟槽外。2.根据权利要求1所述的半导体器件，其特征在于：所述至少两个金属化层级的所述绝缘层的堆叠包括沿所述沟槽延伸的壁；所述散热结构在所述至少两个金属化层级的所述绝缘层的堆叠的所述壁上，所述散热结构是防潮的，并且被配置为防止潮湿通过所述沟槽到达所述绝缘层。3.根据权利要求1所述的半导体器件，其特征在于，所述沟槽具有大于或等于1μm的高度。4.根据权利要求1所述的半导体器件，其特征在于，所述沟槽具有大于或等于100nm的平均宽度。5.根据权利要求1所述的半导体器件，其特征在于，所述散热结构是衬于所述沟槽的涂层。6.根据权利要求5所述的半导体器件，其特征在于，所述散热结构是防潮的。7.根据权利要求5所述的半导体器件，其特征在于，所述散热结构的厚度为10nm至500nm。8.根据权利要求5所述的半导体器件，其特征在于，所述涂层由如下中的一项制成：氮化铝、二硫化钼、石墨烯、和具有陶瓷颗粒的硅。9.根据权利要求1所...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：意法半导体克洛尔二公司，
类型：新型
国别省市：