半导体结构及其制造方法技术

本申请实施例公开了一种半导体结构及其制造方法。该半导体结构包括：半导体衬底；第一金属层，位于所述半导体衬底表面；第二金属层，位于所述第一金属层表面的上方；绝缘层，位于所述第一金属层和所述第二金属层之间，用于隔离所述第一金属层和第二金属层；至少四个通孔，位于所述绝缘层中，所述至少四个通孔中具有用于连接所述第一金属层和所述第二金属层的导电材料。的导电材料。的导电材料。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本申请实施例涉及半导体制造技术，涉及但不限于一种半导体结构及其制造方法。

技术介绍

[0002]对于存储器、芯片等半导体器件，通常在半导体衬底上采用多层结构来实现。半导体衬底表面的各层电性连接通过金属线来实现，而不同层的金属线则通过通孔连接。通孔的阻值是影响连接性能的重要参数，因此，通常在制造过程中形成测试单元(Test
‑
key)用于进行通孔的电阻测试。
[0003]然而测试单元位于器件外围，周围没有其他图形，容易造成通孔变形，导致测试结果难以反映器件内部通孔的实际阻值。

技术实现思路

[0004]有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体结构及其制造方法。
[0005]第一方面，本申请实施例提供的半导体结构，包括：
[0006]半导体衬底；
[0007]第一金属层，位于所述半导体衬底表面；
[0008]第二金属层，位于所述第一金属层表面的上方；
[0009]绝缘层，位于所述第一金属层和所述第二金属层之间，用于隔离所述第一金属层和第二金属层；
[0010]至少四个通孔，位于所述绝缘层中，所述至少四个通孔中具有用于连接所述第一金属层和所述第二金属层的导电材料。
[0011]在一些实施例中，所述第一金属层包括：沿第一方向平行分布的多条底层金属线；
[0012]所述第二金属层包括：沿第二方向平行分布的多条顶层金属线；其中，所述第二方向垂直于所述第一方向。
[0013]在一些实施例中，所述至少四个通孔位于所述第一金属层中至少两条所述底层金属线与所述第二金属层中的至少两条顶层金属线的交叠位置。
[0014]在一些实施例中，所述至少四个通孔包括四个测试通孔；其中，所述四个测试通孔分别位于两条顶层金属线与两条底层金属线的四个交叠位置处。
[0015]在一些实施例中，连接有所述测试通孔的两条顶层金属线之间具有一条间隔的顶层金属线；且连接有所述测试通孔的两条底层金属线之间具有一条间隔的底层金属线。
[0016]在一些实施例中，所述至少四个通孔中还包括至少一对辅助通孔，其中，所述至少一对辅助通孔连接在所述间隔的顶层金属线或间隔的底层金属线上，且一对所述辅助通孔的间距大于任意两个所述测试通孔的间距。
[0017]在一些实施例中，连接所述测试通孔的所述两条顶层金属线之间通过测试焊盘连
接；连接所述测试通孔的所述两条底层金属线之间通过测试焊盘连接。
[0018]在一些实施例中，所述半导体结构还包括：
[0019]至少两个虚置通孔，所述虚置通孔贯穿所述绝缘层，且连接所述第一金属层或所述第二金属层中的任一层；所述至少两个虚置通孔与所述至少四个通孔的分布位置所围成图形呈中心对称或轴对称。
[0020]在一些实施例中，所述虚置通孔中填充有绝缘材料。
[0021]在一些实施例中，所述至少四个通孔用于通过开尔文四线检测法进行电阻测试。
[0022]第二方面，本申请实施例提供一种半导体结构的制造方法，包括：
[0023]在半导体衬底表面形成第一金属层；
[0024]在所述第一金属层上覆盖绝缘层；
[0025]形成贯穿所述绝缘层并连接所述第一金属层的至少四个通孔；
[0026]在所述至少四个通孔中填充导电材料；
[0027]在所述绝缘层和所述至少四个通孔上形成第二金属层；
[0028]所述至少四个通孔中的所述导电材料用于连接所述第一金属层和所述第二金属层。
[0029]在一些实施例中，所述在半导体衬底表面形成第一金属层，包括：
[0030]在半导体表面形成沿第一方向平行分布的多条底层金属线；
[0031]所述在所述绝缘层和所述至少四个通孔上形成第二金属层，包括：
[0032]在所述绝缘层和所述至少四个通孔上形成多条沿第二方向平行分布的多条顶层金属线；其中，所述第二方向垂直于所述第一方向。
[0033]在一些实施例中，所述形成贯穿所述绝缘层并连接所述第一金属层的至少四个通孔，包括：
[0034]在两条所述底层金属线的四个目标位置处，形成贯穿所述绝缘层并连接所述底层金属线的四个测试通孔；每条所述底层金属线包括沿第二方向分布两个目标位置，且位于两条所述底层金属线的相邻两个目标位置沿第一方向分布；
[0035]在所述绝缘层和所述至少四个通孔上形成多条沿第二方向平行分布的多条顶层金属线，包括：
[0036]在沿第一方向分布的两个目标位置上方形成顶层金属线，所述目标位置为两条所述顶层金属线和两条所述底层金属线交叠的位置。
[0037]在一些实施例中，所述形成贯穿所述绝缘层并连接所述第一金属层的至少四个通孔，还包括：
[0038]在两条所述顶层金属线之间的一条顶层金属线形成贯穿所述绝缘层并分别连接不同的底层金属线的至少一对辅助通孔，其中，所述一对辅助通孔的间距大于任意两个所述测试通孔的间距。
[0039]在一些实施例中，所述方法还包括：
[0040]形成至少两个虚置通孔，所述虚置通孔贯穿所述绝缘层，且连接所述第一金属层或所述第二金属层中的任一层；所述至少两个虚置通孔与所述至少四个通孔的分布位置所围成图形呈中心对称或轴对称。
[0041]在一些实施例中，所述方法还包括：
[0042]在所述至少两个虚置通孔中填充绝缘材料。
[0043]在一些实施例中，所述虚置通孔连接所述第一金属层，所述方法还包括：
[0044]形成覆盖层，所述覆盖层填充于所述顶层金属线之间，且覆盖所述虚置通孔。
[0045]通过本申请实施例的技术方案，采用至少四个通孔连接第一金属层和第二金属层，一方面，每个通孔的周围都存在其他的通孔等结构的支撑，可以减少通孔变形导致测试不准确的情况；另一方面，多个通孔也便于进行灵活地测试，使得测试结果更加接近器件内部通孔的实际阻值。
附图说明
[0046]图1为本申请实施例提供的一种半导体结构的示意图一；
[0047]图2为一实施例中的一种半导体结构的示意图；
[0048]图3为本申请实施例提供的一种半导体结构的示意图二；
[0049]图4为本申请实施例提供的一种半导体结构的示意图三；
[0050]图5A为本申请实施例提供的一种半导体结构中第一金属层的示意图；
[0051]图5B为一实施例中的一种半导体结构中第一金属层的示意图；
[0052]图6为本申请实施例提供的一种半导体结构的示意图四；
[0053]图7为本申请实施例提供的一种半导体结构的制造方法的流程图；
[0054]图8A为本申请实施例提供的一种半导体结构的制造方法中同步形成多个通孔的示意图；
[0055]图8B为一实施例中形成一个通孔的示意图；
[0056]图9为一实施例中半导体结构的示意图；
[0057本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体衬底；第一金属层，位于所述半导体衬底表面；第二金属层，位于所述第一金属层表面的上方；绝缘层，位于所述第一金属层和所述第二金属层之间，用于隔离所述第一金属层和第二金属层；至少四个通孔，位于所述绝缘层中，所述至少四个通孔中具有用于连接所述第一金属层和所述第二金属层的导电材料。2.根据权利要求1所述的半导体结构，其特征在于，所述第一金属层包括：沿第一方向平行分布的多条底层金属线；所述第二金属层包括：沿第二方向平行分布的多条顶层金属线；其中，所述第二方向垂直于所述第一方向。3.根据权利要求2所述的半导体结构，其特征在于，所述至少四个通孔位于所述第一金属层中至少两条所述底层金属线与所述第二金属层中的至少两条顶层金属线的交叠位置。4.根据权利要求3所述的半导体结构，其特征在于，所述至少四个通孔包括四个测试通孔；其中，所述四个测试通孔分别位于两条顶层金属线与两条底层金属线的四个交叠位置处。5.根据权利要求4所述的半导体结构，其特征在于，连接有所述测试通孔的两条顶层金属线之间具有一条间隔的顶层金属线；且连接有所述测试通孔的两条底层金属线之间具有一条间隔的底层金属线。6.根据权利要求5所述的半导体结构，其特征在于，所述至少四个通孔中还包括至少一对辅助通孔，其中，所述至少一对辅助通孔连接在所述间隔的顶层金属线或间隔的底层金属线上，且一对所述辅助通孔的间距大于任意两个所述测试通孔的间距。7.根据权利要求4所述的半导体结构，其特征在于，连接所述测试通孔的所述两条顶层金属线之间通过测试焊盘连接；连接所述测试通孔的所述两条底层金属线之间通过测试焊盘连接。8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：至少两个虚置通孔，所述虚置通孔贯穿所述绝缘层，且连接所述第一金属层或所述第二金属层中的任一层；所述至少两个虚置通孔与所述至少四个通孔的分布位置所围成图形呈中心对称或轴对称。9.根据权利要求8所述的半导体结构，其特征在于，所述虚置通孔中填充有绝缘材料。10.根据权利要求1所述的半导体结构，其特征在于，所述至少四个通孔用于通过开尔文四线检测法进行电阻测试。11.一种半导体结构的制造方法，其特征在于，所述方法包括：在半导体...

【专利技术属性】
技术研发人员：李宗翰，刘志拯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：