半导体封装装置及其制造方法制造方法及图纸

本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括：第一芯片；第二芯片；导热件，位于第一芯片和第二芯片之间；散热片，位于第一芯片和第二芯片上方。该半导体封装装置能够避免半导体封装装置的内部结构出现断裂，有利于提高产品良率。有利于提高产品良率。有利于提高产品良率。

【技术实现步骤摘要】
半导体封装装置及其制造方法


[0001]本公开涉及半导体封装
，具体涉及半导体封装装置及其制造方法。

技术介绍

[0002]如今，电子设备向着小型化的方向不断发展，相应地对封装装置尺寸的微小化提出了更高的要求。
[0003]在现有的基板上扇出层(Fan Out Layer on Substrate)封装结构中，重布线层(Redistribution Layer，RDL)通常设置在基板(Substrate)上。一方面，重布线层底面的输入输出(Input/output，I/O)的线距(Pitch)与基板的输入输出的线距相匹配，因此其线距通常较大。另一方面，芯片的输入输出的线距通常较小。因此，重布线层和芯片的输入输出的线距并不一致，使得二者难以直接相连。基于上述原因，芯片通常只能以并排方式或者堆叠方式设置在重布线层的一侧，这会导致封装结构尺寸的增加，不利于实现封装装置尺寸的微小化。
[0004]因此，有必要提出一种新的技术方案以解决上述至少一个技术问题。

技术实现思路

[0005]本公开提供了半导体封装装置及其制造方法。
[0006]第一方面，本公开提供了一种半导体封装装置，包括：
[0007]基板，具有容置空间；
[0008]重布线层，位于所述基板上，其中，所述重布线层的第一表面设置有第一电子元件，所述重布线层的第二表面设置有第二电子元件，所述第二电子元件位于所述容置空间内。
[0009]在一些可选的实施方式中，所述重布线层相对于所述基板内缩以暴露所述基板表面的第一导电件，所述第一导电件与所述重布线层电连接。
[0010]在一些可选的实施方式中，所述重布线层的第二表面设置有外圈导电件和内圈导电件，所述外圈导电件位于所述内圈导电件的外侧，所述内圈导电件与所述第二电子元件通过连接线电连接，所述外圈导电件与所述基板通过焊料电连接。
[0011]在一些可选的实施方式中，所述外圈导电件的平面尺寸大于所述内圈导电件的平面尺寸。
[0012]在一些可选的实施方式中，相邻的所述外圈导电件之间具有第一预设间隔，相邻的所述内圈导电件之间具有第二预设间隔。
[0013]在一些可选的实施方式中，所述容置空间内设置有填充材。
[0014]在一些可选的实施方式中，所述半导体封装装置还包括：
[0015]密封材，包覆所述重布线层的第一表面及侧壁。
[0016]在一些可选的实施方式中，所述第一电子元件的至少部分表面暴露在所述密封材外。
[0017]在一些可选的实施方式中，所述基板和所述重布线层通过焊料和/或连接线电连接。
[0018]在一些可选的实施方式中，所述第一电子元件和/或所述第二电子元件的数量为至少两个；
[0019]所述至少两个第一电子元件堆叠设置，和/或所述至少两个第二电子元件堆叠设置。
[0020]第二方面，本公开提供了一种半导体封装装置的制造方法，包括：
[0021]通过焊料将重布线层的第二表面与基板的第一表面电连接，其中，所述基板具有容置空间，所述重布线层的第二表面设置有第二电子元件，所述第二电子元件位于所述容置空间内；
[0022]在所述容置空间内形成填充材；
[0023]通过连接线将所述重布线层的第一表面与所述基板的第一表面电连接；
[0024]将第一电子元件固定至所述重布线层的第一表面；
[0025]在所述基板的第一表面形成密封材以得到所述半导体封装装置，其中，所述密封材包覆所述重布线层的第一表面及侧壁。
[0026]在一些可选的实施方式中，在所述基板上形成密封材以得到所述半导体封装装置之后，所述方法还包括：
[0027]在所述基板的第二表面设置对外连接件。
[0028]在本公开提供的半导体封装装置及其制造方法中，在重布线层的第一表面设置第一电子元件，在重布线层的第二表面设置第二电子元件并使其位于基板的容置空间内。相对于现有的芯片并排或者芯片堆叠的设置方式，本公开中的第二电子元件以内埋方式设置在基板中，因此可以减小封装装置的厚度，有利于实现封装装置的微小化，进而实现电子设备的小型化。
附图说明
[0029]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
[0030]图1是现有技术中半导体封装装置的示意图；
[0031]图2
‑
图8是根据本专利技术实施例的半导体封装装置的第一示意图至第七示意图；
[0032]图9
‑
图13是根据本专利技术实施例的半导体封装装置的制造方法的示意图。
[0033]符号说明：
[0034]11、封装基板；12、扇出层；13、上方芯片；100、基板；110、第一导电件；120、第二导电件；130、容置空间；200、重布线层；210、内圈导电件；220、外圈导电件；310、第一电子元件；320、第二电子元件；400、填充材；500、连接线；600、焊料；700、密封材；710、导电柱；800、对外电连接件；910、载体；920、键合头；930、注胶件；940、打线件。
具体实施方式
[0035]下面结合附图和实施例对说明本专利技术的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本专利技术所解决的技术问题以及所产生的技术效果。可以理解
的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0036]需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本专利技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当也视为本专利技术可实施的范畴。
[0037]还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
[0038]另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
[0039]图1是现有技术中半导体封装装置的示意图。如图1所示，该半导体封装装置包括封装基板11、扇出层12和多个上方芯片13。扇出层12设置在封装基板11上。扇出层12底面的输入输出的线宽与封装基板11的输入输出的线宽一致。多个上方芯片13以堆叠方式设置在扇出层12上。上方芯片13的输入输出的线宽与扇出层12的输入输出的线宽不一致。在该半导体封装装置中，由于多个上方芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装装置，包括：基板，具有容置空间；重布线层，位于所述基板上，其中，所述重布线层的第一表面设置有第一电子元件，所述重布线层的第二表面设置有第二电子元件，所述第二电子元件位于所述容置空间内。2.根据权利要求1所述的半导体封装装置，其中，所述重布线层相对于所述基板内缩以暴露所述基板表面的第一导电件，所述第一导电件与所述重布线层电连接。3.根据权利要求1所述的半导体封装装置，其中，所述重布线层的第二表面设置有外圈导电件和内圈导电件，所述外圈导电件位于所述内圈导电件的外侧，所述内圈导电件与所述第二电子元件通过连接线电连接，所述外圈导电件与所述基板通过焊料电连接。4.根据权利要求3所述的半导体封装装置，其中，所述外圈导电件的平面尺寸大于所述内圈导电件的平面尺寸。5.根据权利要求4所述的半导体封装装置，其中，相邻的所述外圈导电件之间具有第一预设间隔，相邻的所述内圈导电件之间具有第二预设间隔；所述容置空间内设置有填充材。6.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：密...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：