半导体结构及其形成方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供衬底，所述衬底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域；形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面；注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层；减薄所述第一初始栅介质层和所述第二初始栅介质层，形成第一栅介质层和所述第二栅介质层，所述第一栅介质层的厚度大于所述第二栅介质层的厚度。本申请有效降低了所述第一栅介质层底面和所述第二栅介质层底面的掺杂元素浓度，改善了第一晶体管和第二晶体管的NBTI效应。善了第一晶体管和第二晶体管的NBTI效应。善了第一晶体管和第二晶体管的NBTI效应。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
[0003]但是，对于动态随机存储器等半导体结构中的PMOS而言，随着集成电路特征尺寸的缩小，栅电场增加，PMOS器件的工作温度升高，器件参数(例如阈值电压、跨导和驱动电流)等会产生退化，导致负偏压温度不稳定(Negative
‑
bias temperature instability，NBTI)效应的出现。NBTI效应会严重影响半导体结构的使用寿命以及性能可靠性。
[0004]因此，如何降低NBTI效应的影响，提高半导体结构的使用寿命和性能可靠性，是当前亟待解决的技术问题。

技术实现思路

[0005]本申请提供一种半导体结构及其形成方法，用于解决半导体结构中的PMOS器件易出现NBTI效应的问题，以提高半导体结构的使用寿命和性能可靠性。
[0006]根据一些实施例，本申请提供了一种半导体结构的形成方法，包括如下步骤：
[0007]提供衬底，所述衬底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域；
[0008]形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面；
[0009]注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层；
[0010]减薄所述第一初始栅介质层和所述第二初始栅介质层，形成第一栅介质层和所述第二栅介质层，所述第一栅介质层的厚度大于所述第二栅介质层的厚度。
[0011]在一些实施例中，形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面的具体步骤包括：
[0012]形成第一介质层于所述第一区域表面；
[0013]形成第二介质层于所述第一介质层和所述第二区域表面，所述第一介质层和位于所述第一介质层表面的所述第二介质层共同作为第一初始栅介质层，位于所述第二区域表面的所述第二介质层作为第二初始栅介质层。
[0014]在一些实施例中，形成第一介质层于所述第一区域表面的具体步骤包括：
[0015]沉积第一介质材料于所述第一区域和所述第二区域表面，形成覆盖所述第一区域和所述第二区域的所述第一介质层；
[0016]去除覆盖于所述第二区域表面的所述第一介质层。
[0017]在一些实施例中，去除覆盖于所述第二区域表面的所述第一介质层的具体步骤包括：
[0018]于所述衬底上形成阻挡层，所述阻挡层覆盖位于所述第一区域表面的所述第一介质层；
[0019]去除覆盖于所述第二区域表面的所述第一介质层；
[0020]去除所述阻挡层。
[0021]在一些实施例中，所述第一介质层的材料与所述第二介质层的材料相同。
[0022]在一些实施例中，所述第一介质层和所述第二介质层的材料均为氧化物材料。
[0023]在一些实施例中，所述第一介质层的厚度大于所述第二介质层的厚度。
[0024]在一些实施例中，注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
[0025]采用远距离等离子体渗氮工艺注入氮元素至所述第一初始栅介质层和所述第二初始栅介质层。
[0026]在一些实施例中，减薄所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
[0027]采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层，形成具有第一厚度的第一栅介质层和具有第二厚度的第二栅介质层。
[0028]在一些实施例中，采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层的具体步骤包括：
[0029]采用湿法刻蚀工艺去除所述第一初始栅介质层中的部分所述第二介质层、以及部分所述第二初始栅介质层。
[0030]在一些实施例中，所述第一栅介质层与所述衬底接触的表面不具有所述掺杂元素；
[0031]所述第二栅介质层与所述衬底接触的表面不具有所述掺杂元素。
[0032]在一些实施例中，形成第一栅介质层和所述第二栅介质层之后，还包括如下步骤：
[0033]形成第一栅极于所述第一栅介质层表面、并形成第二栅极于所述第二栅介质层表面。
[0034]在一些实施例中，形成第一栅极于所述第一栅介质层表面、并形成第二栅极于所述第二栅介质层表面的具体步骤包括：
[0035]沉积导电材料于所述第一栅介质层表面和所述第二栅介质层表面，同时形成所述第一栅极和所述第二栅极。
[0036]在一些实施例中，所述第一晶体管和所述第二晶体管均为PMOS晶体管。
[0037]根据一些实施例，本申请还提供了一种半导体结构，采用如上述任一项所述的半导体结构的形成方法形成。
[0038]本申请一些实施例中提供的半导体结构及其形成方法，通过增大第一初始栅介质层和第二初始栅介质层的厚度，在掺杂元素注入第一初始栅介质层和所述第二初始栅介质层之后，再减薄所述第一初始栅介质层和所述第二初始栅介质层，从而确保注入的所述掺杂元素集中于所述第一栅介质层的表面和所述第二栅介质层的表面，有效降低了所述第一
栅介质层底面和所述第二栅介质层底面的掺杂元素浓度，改善了第一晶体管和第二晶体管的NBTI效应，提高了半导体结构的使用寿命和性能可靠性。
附图说明
[0039]附图1是本专利技术具体实施方式中半导体结构的形成方法流程图；
[0040]附图2A
‑
2I是本专利技术具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
[0041]下面结合附图对本专利技术提供的半导体结构及其形成方法的具体实施方式做详细说明。
[0042]本具体实施方式提供了一种半导体结构的形成方法，附图1是本专利技术具体实施方式中半导体结构的形成方法流程图，附图2A
‑
2I是本专利技术具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。如图1、图2A
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图2I所示，所述半导体结构的形成方法，包括如下步骤：
[0043]步骤S11，提供衬底，所述衬底包括用于形成第一晶体管的第一区域21和用于形成第二晶体管的第二区域22，如图2A所示。
[0044]具体来说，所述衬底可以是但不限于硅衬底，本具体实施方式以所述衬底为硅衬底为例进行说明。在其他示例中，所述衬底可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底中具有所述第一区域21和所述第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括如下步骤：提供衬底，所述衬底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域；形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面；注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层；减薄所述第一初始栅介质层和所述第二初始栅介质层，形成第一栅介质层和所述第二栅介质层，所述第一栅介质层的厚度大于所述第二栅介质层的厚度。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面的具体步骤包括：形成第一介质层于所述第一区域表面；形成第二介质层于所述第一介质层和所述第二区域表面，所述第一介质层和位于所述第一介质层表面的所述第二介质层共同作为第一初始栅介质层，位于所述第二区域表面的所述第二介质层作为第二初始栅介质层。3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成第一介质层于所述第一区域表面的具体步骤包括：沉积第一介质材料于所述第一区域和所述第二区域表面，形成覆盖所述第一区域和所述第二区域的所述第一介质层；去除覆盖于所述第二区域表面的所述第一介质层。4.根据权利要求3所述的半导体结构的形成方法，其特征在于，去除覆盖于所述第二区域表面的所述第一介质层的具体步骤包括：于所述衬底上形成阻挡层，所述阻挡层覆盖位于所述第一区域表面的所述第一介质层；去除覆盖于所述第二区域表面的所述第一介质层；去除所述阻挡层。5.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料与所述第二介质层的材料相同。6.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层和所述第二介质层的材料均为氧化物材料。7.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度大于所...

【专利技术属性】
技术研发人员：陈海波，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：