一种计数器及锁存器阵列的测试系统技术方案

本发明专利技术公开了一种计数器及锁存器阵列的测试系统，包括：输入模块，用于为测试人员提供输入测试值和期待值的接口，并将测试值发送给测试信号生成模块，将期待值发送给判定模块；信号生成模块，用于将测试值转换为测试值设定信号，同时接收来自锁相环的高速时钟信号，并根据测试值设定信号和所述高速时钟信号输出时钟个数控制信号；计数器及锁存器阵列，用于根据时钟个数控制信号进行计数，并根据计数值进行逻辑运算，将逻辑运算结果发送至判定模块；判定模块，用于对所述逻辑运算结果与所述期待值进行一致性判断，输出判定结果。本系统可实现对计数器及锁存器阵列的功能及性能完备性测试，达到对计数器及锁存器运算阵列的网罗性测试目的。罗性测试目的。罗性测试目的。

【技术实现步骤摘要】
一种计数器及锁存器阵列的测试系统


[0001]本专利技术涉及CMOS图像传感器
，具体而言，涉及一种计数器及锁存器阵列的测 试系统。

技术介绍

[0002]在图像传感器中，计数器及锁存器运算阵列(Count，Latch and Arithmetic Block：简称 CLABLK)包含高频计数、计数值运算、锁存和输出等功能。计数器及锁存器运算阵列包含 的功能较多，且作为列ADC的最后一个环节，其中任意一个节点出现短路、断路等问题都将 导致图像传感器的输出图像出现坏点等问题。因此，如何网罗所有可能出现的状态以精确测 试计数器模块的好坏，成为图像传感器测试环节的一个重要的研究方向。
[0003]传统的图像传感器测试是基于ATE(Auto Test Equipment)测试设备直接访问传感器的引 脚来实现，而且传统的图像传感器测试方法通常是对像素单元到列ADC整体进行性能或者功 能性测试，一旦出现某列故障或者数据误差时很难准确定位到具体故障位置。实际芯片上的 故障信息反馈到设计者往往需要耗费大量时间及人力成本，而且通过引脚对芯片测试的内容 非常有限，而如今的传感器时钟频率的提高，传统的ATE设备很难对图像传感器中的高频计 数器等模块做出网罗性的有效测试，存在一些局限性。
[0004]有鉴于此，特提出本申请。

技术实现思路

[0005]本专利技术所要解决的技术问题是：传统的图像传感器测试技术的测试模式单一，无法对具 有复杂内部结构及高动作频率的图像传感器的多种功能和性能进行测试。目的在于提供一种 计数器及锁存器阵列的测试系统，实现对计数器及锁存器阵列的多种功能和性能的完备性进 行网罗性测试，从而提高测试的覆盖面，实现对计数器及锁存器阵列的所有可能出现的缺陷 进行充分测试。
[0006]本专利技术通过下述技术方案实现：
[0007]本专利技术提供一种计数器及锁存器阵列的测试系统，包括：
[0008]输入模块，用于为测试人员提供输入测试值和期待值的接口，并将所述测试值发送给测 试信号生成模块，将所述期待值发送给判定模块；所述测试值与测试人员预设的测试模式对 应，表示在所述测试模式下测试人员指定计数器在计数到所述测试值时停止计数；所述期待 值与所述测试模式对应，表示在所述测试模式下正常状态的计数器及锁存器阵列应当输出的 逻辑运算结果；
[0009]信号生成模块，用于将所述测试值转换为测试值设定信号，同时接收来自锁相环的高速 时钟信号，并根据所述测试值设定信号和所述高速时钟信号输出指定个数的时钟信号，将输 出指定个数的时钟信号发送给所述计数器及锁存器阵列；
[0010]计数器及锁存器阵列，用于根据指定个数的时钟信号进行计数，并根据计数值进行逻辑 运算，将逻辑运算结果发送至所述判定模块；
[0011]判定模块，用于对所述逻辑运算结果与所述期待值进行一致性判断，若所述逻辑运算结 果与所述期待值一致，则判定所述计数器及锁存器阵列为正常，否则判定为异常。
[0012]进一步的，
[0013]所述计数器及锁存器阵列的测试系统还包括：电压设置模块，用于将比较器阵列的输出 电压固定设置为高电平。
[0014]进一步的，
[0015]所述计数器及锁存器阵列的测试系统还包括：可视化输出模块，用于将所述判定模块的 判定结果转化为图像并输出到显示器；所述可视化输出模块包括：
[0016]图像划分单元，用于将一帧图像画面按行划分，一种测试模式对应对多个行；
[0017]灰度输出单元，用于将每一种测试模式下的期待值对应的灰度与实际逻辑运算结果对应 的灰度进行对比显示。
[0018]进一步的，
[0019]所述计数器及锁存器阵列的测试系统还包括：故障提示模块，用于根据所述判断模块的 异常判定结果向测试人员发出故障提示消息。
[0020]进一步的，
[0021]所述信号生成模块包括：
[0022]测试值设定端子，用于接收所述测试值，并将所述测试值转换为二进制形式的测试值设 定信号，将所述测试值设定信号发送给比较单元；
[0023]时钟信号输入端子，用于接收来自锁相环的高速时钟信号，并将所述高速时钟信号分别 发送给计数单元、第一与门的所述比较单元；
[0024]计数单元，用于根据所述高速时钟信号进行计数，并将计数值发送给所述比较单元；
[0025]比较单元，用于根据所述测试值设置信号、所述高速时钟信号和来自所述计数单元的计 数值，生成时钟个数控制信号，并将所述时钟个数控制信号发送给所述第一与门；
[0026]第一与门，用于根据所述时钟个数控制信号和所述高速时钟信号，生成与所述时钟个数 控制信号相应的时钟方波，并将所述时钟方波发送给所述计数器及锁存器阵列的计数器。
[0027]进一步的，
[0028]所述信号生成模块还包括：
[0029]测试模式设定端子，用于接收测试人员下发的测试模式设定信号，并将所述测试模式设 定信号分别发送给第二与门和所述比较模块；测试模式下，所述测试模式设定信号为1，正 常运行模式下，所述测试模式信号为0；
[0030]第二与门，用于对所述测试模式设定信号和所述高速时钟信号执行“与”运算，并将运 算结果发送给所述计算单元。
[0031]进一步的，
[0032]所述比较单元包括n比特同或门、n端口输入与非门和D触发器；所述n比特同或门的 输入端用于接收测试人员预设的测试值和所述计数模块输出的计数值，所述n比特同或门的 输出端接入所述n端口输入与非门；所述n端口输入与非门的输出端接入所述D触发器的D 输入端；所述D触发器的CK输入端连接所述时钟输入端子；所述D触发器连接所述测试
模 式设定端子；所述D触发器的Q输出端输出时钟个数控制信号。
[0033]进一步的，
[0034]所述n端口输入与非门包括n个PMOS器件和n个NMOS器件；所述n个PMOS器件 的源极接入电源VDD，一个NMOS器件的栅极与一个同或门的输出端连接；所述n个PMOS 器件并联，所述n个NMOS器件串联；串联后的n个NMOS器件的源极接地；串联后的n 个NMOS器件的漏极与并联后的每一个PMOS器件的漏极一起接入所述D触发器的D输入 端。
[0035]进一步的，
[0036]所述计数单元与所述计数器及锁存器阵列中的计数模块的结构和版图均相同；所述计数 单元通过高频输入时钟进行持续计数。
[0037]进一步的，
[0038]所述计数单元包括多个级联的D触发器。
[0039]与现有技术相比，本专利技术提供的一种计数器及锁存器阵列的测试系统具有如下的优点和 有益效果：
[0040]1、设置的输入模块为测试者提供了可输入与多种测试模式对应的测试值和期待值，其中， 多种测试模式涵盖了所有可能的计数器及锁存器阵列的缺陷测试方式，通过测试值来表征测 试人员的目标测试位，利用期待值与计数器及锁存器阵列的输出结果进行参照，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计数器及锁存器阵列的测试系统，其特征在于，包括：输入模块，用于为测试人员提供输入测试值和期待值的接口，并将所述测试值发送给测试信号生成模块，将所述期待值发送给判定模块；所述测试值与测试人员预设的测试模式对应，表示在所述测试模式下测试人员指定计数器在计数到所述测试值时停止计数；所述期待值与所述测试模式对应，表示在所述测试模式下正常状态的计数器及锁存器阵列应当输出的逻辑运算结果；信号生成模块，用于将所述测试值转换为测试值设定信号，同时接收来自锁相环的高速时钟信号，并根据所述测试值设定信号和所述高速时钟信号输出指定个数的时钟信号，将输出指定个数的时钟信号发送给所述计数器及锁存器阵列；计数器及锁存器阵列，用于根据指定个数的时钟信号进行计数，并根据计数值进行逻辑运算，将逻辑运算结果发送至所述判定模块；判定模块，用于对所述逻辑运算结果与所述期待值进行一致性判断，若所述逻辑运算结果与所述期待值一致，则判定所述计数器及锁存器阵列为正常，否则判定为异常。2.根据权利要求1所述的一种计数器及锁存器阵列的测试系统，其特征在于，还包括：电压设置模块，用于将比较器阵列的输出电压固定设置为高电平。3.根据权利要求1所述的一种计数器及锁存器阵列的测试系统，其特征在于，还包括：可视化输出模块，用于将所述判定模块的判定结果转化为图像并输出到显示器；所述可视化输出模块包括：图像划分单元，用于将一帧图像画面按行划分，一种测试模式对应对多个行；灰度输出单元，用于将每一种测试模式下的期待值对应的灰度与实际逻辑运算结果对应的灰度进行对比显示。4.根据权利要求1所述的一种计数器及锁存器阵列的测试系统，其特征在于，还包括：故障提示模块，用于根据所述判断模块的异常判定结果向测试人员发出故障提示消息。5.根据权利要求1所述的一种计数器及锁存器阵列的测试系统，其特征在于，所述信号生成模块包括：测试值设定端子，用于接收所述测试值，并将所述测试值转换为二进制形式的测试值设定信号，将所述测试值设定信号发送给比较单元；时钟信号输入端子，用于接收来自锁相环的高速时钟信号，并将所述高速时钟信号分别发送给计数单元、第一与门的所述比较单元；计数单元，用于根据所述高速时钟信号进行计数，并将计数值发送...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：创视微电子成都有限公司，
类型：发明
国别省市：