半导体测试结构及测试方法技术

本发明专利技术提供了一种半导体测试结构及测试方法，提供半导体测试结构，所述半导体测试结构自下而上包括第一金属层，层间介质层和第二金属层，所述第一金属层包括多条平行且间隔排布的金属线，且所述金属线至少包括相邻的第一待测线和第二待测线；形成暴露所述第一待测线的第一开口以及暴露所述第二待测线的第二开口；在第一开口内形成与第一待测线电连接的第一测试衬垫，并在第二开口内形成与第二待测线电连接的第二测试衬垫；利用第一测试衬垫和第二测试衬垫进行电性测试，判断第一待测线和第二待测线之间是否存在失效点。本发明专利技术可以对排布密集的金属线进行电性测试及失效定位分析，减小电性测试的测量误差。减小电性测试的测量误差。减小电性测试的测量误差。

【技术实现步骤摘要】
半导体测试结构及测试方法


[0001]本专利技术涉及半导体测试
，尤其涉及一种半导体测试结构及测试方法。

技术介绍

[0002]在半导体失效分析过程中，通常需要通过电性测试来确定线路的状态并对失效位置进行定位。通过纳米探针(Nanoprobe)可以实现纳米级尺寸线路的电性量测。
[0003]半导体器件的阵列区域中，例如存储单元(Memory Cell)区的阵列(Array)结构中，通常排布着大量密集且重复的单元。然而，随着器件尺寸越来越小，后段密且细长的金属线无接出衬垫(Pad)，常规的纳米探针方法也很难对这些金属线进行量测，这给电性测试带来很大的挑战。
[0004]目前，针对存储单元区的阵列结构这种无接出衬垫结构的常规的电性测试方式包括两种。第一种方式是将样品直接研磨去层(Delayer)至存在失效的结构当层进行测试，第二种方式是将引线用聚焦离子束(Focused Ion Beam，FIB)轰击(Milling)出来进行扎针测试。
[0005]然而，上述两种常规的电性测试方式存在很大的局限性。若采用第一种方式，即直接研磨去层至结构当层测试，则当结构密集度高时，结构中的金属铜(Cu)会被研磨到结构之外，可能导致金属线之间桥接(Bridge)，使结构的电性改变，从而影响电性测试的顺利进行。若采用第二种方式，即先研磨去层至结构上层的金属间阻绝层(Inter
‑
Metal Dielectric，IMD)中，再用聚焦离子束将结构切割出来，则会因结构中的金属线太细密，导致纳米探针直接扎针时易滑针，无法长时间扎针(Landing)，从而无法得到准确的电性数据。

技术实现思路

[0006]本专利技术的目的在于提供一种半导体测试结构及测试方法，对排布密集的金属线进行电性测试及失效定位分析，减小电性测试的测量误差。
[0007]为了达到上述目的，本专利技术提供了一种半导体测试结构的测试方法，包括：
[0008]提供半导体测试结构，所述半导体测试结构自下而上包括第一金属层，层间介质层和第二金属层，所述第一金属层包括多条平行且间隔排布的金属线，所述金属线至少包括相邻的第一待测线和第二待测线；
[0009]在所述第二金属层和所述层间介质层中形成第一开口和第二开口，所述第一开口暴露所述第一待测线，所述第二开口暴露所述第二待测线；
[0010]在所述第一开口内形成第一测试衬垫，并在所述第二开口内形成第二测试衬垫，以使所述第一待测线与所述第一测试衬垫电连接，所述第二待测线与所述第二测试衬垫电连接；以及，
[0011]利用所述第一测试衬垫和所述第二测试衬垫进行电性测试，判断所述第一待测线和所述第二待测线之间是否存在失效点。
[0012]可选的，在所述第二金属层和所述层间介质层中形成所述第一开口和所述第二开口的过程包括：
[0013]在所述第二金属层中形成所述第一开口和所述第二开口，以使所述第一开口和所述第二开口暴露所述层间介质层；
[0014]去除所述第一开口和所述第二开口暴露的部分层间介质层，以使所述第一开口暴露所述第一待测线，使所述第二开口暴露所述第二待测线。
[0015]可选的，在形成所述第一开口和所述第二开口之前，还包括：
[0016]获取所述第一待测线和所述第二待测线的所在位置的目标区域；
[0017]在所述目标区域内的第二金属层和层间介质层中形成一采样开口，所述采样开口暴露所述第一金属层；
[0018]若所述采样开口暴露所述第一待测线和所述第二待测线，则进行下一工艺步骤，若否，则在所述目标区域内形成新的采样开口，直至所述第一待测线和所述第二待测线暴露。
[0019]可选的，所述第一开口还暴露所述第一待测线的远离所述第二待测线一侧的金属线，所述第二开口还暴露所述第二待测线的远离所述第一待测线一侧的金属线。
[0020]可选的，所述半导体测试结构的形成过程包括：
[0021]提供半导体器件，所述半导体器件至少包括所述第一金属层，所述层间介质层、所述第二金属层以及形成于所述第二金属层表面的其他半导体膜层；
[0022]研磨去除所述第二金属层表面的其他半导体膜层，使所述第二金属层暴露，从而获得所述半导体测试结构。
[0023]可选的，采用纳米探针设备进行所述电性测试。
[0024]相应地，本专利技术还提供一种半导体测试结构，包括：
[0025]第一金属层，包括多条平行且间隔排布的金属线，所述金属线至少包括相邻的第一待测线和第二待测线；
[0026]层间介质层，设置于所述第一金属层的表面；
[0027]第二金属层，设置于所述层间介质层的表面；
[0028]第一开口，设置于所述层间介质层和所述第二金属层中，所述第一开口暴露所述第一待测线；
[0029]第二开口，设置于所述层间介质层和所述第二金属层中，所述第二开口暴露所述第二待测线；
[0030]第一测试衬垫，设置于所述第一开口暴露的所述第一待测线上，并与所述第一待测线电连接；
[0031]第二测试衬垫，设置于所述第二开口暴露的所述第二待测线上，并与所述第二待测线电连接。
[0032]可选的，所述第一开口还暴露所述第一待测线的远离所述第二待测线一侧的金属线，所述第二开口还暴露所述第二待测线的远离所述第一待测线一侧的金属线。
[0033]可选的，所述层间介质层和所述第二金属层中还设置有采样开口，所述采样开口至少暴露所述第一待测线和所述第二待测线。
[0034]可选的，所述第一测试衬垫和所述第二测试衬垫的材料均包括金属铂，所述金属
线的材料包括金属铜。
[0035]可选的，所述半导体测试结构位于半导体器件的存储单元区中。
[0036]综上所述，本专利技术提供一种半导体测试结构及测试方法，提供半导体测试结构，所述半导体测试结构自下而上包括第一金属层，层间介质层和第二金属层，所述第一金属层包括多条平行且间隔排布的金属线，且所述金属线至少包括相邻的第一待测线和第二待测线；形成暴露所述第一待测线的第一开口以及暴露所述第二待测线的第二开口；在所述第一开口内形成与所述第一待测线电连接的第一测试衬垫，并在所述第二开口内形成与所述第二待测线电连接的第二测试衬垫；利用所述第一测试衬垫和所述第二测试衬垫进行电性测试，判断所述第一待测线和所述第二待测线之间是否存在失效点。本专利技术可以对排布密集的金属线进行电性测试及失效定位分析，同时减小电性测试的测量误差。
附图说明
[0037]图1为本专利技术一实施例提供的半导体测试方法的流程图；
[0038]图2至图8为本专利技术一实施例提供的半导体测试方法中各个步骤对应的结构示意图；
[0039]图9为本专利技术一实施例提供的Nor闪存器件的电性测试结果示意图；
[0040]图10为本专利技术一实施例提供半导体测试方法中定位的失效点示意图；
[0041]图11为图10中失效点所在位置对应的扫描电镜图；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体测试结构的测试方法，其特征在于，包括：提供半导体测试结构，所述半导体测试结构自下而上包括第一金属层，层间介质层和第二金属层，所述第一金属层包括多条平行且间隔排布的金属线，所述金属线至少包括相邻的第一待测线和第二待测线；在所述第二金属层和所述层间介质层中形成第一开口和第二开口，所述第一开口暴露所述第一待测线，所述第二开口暴露所述第二待测线；在所述第一开口内形成第一测试衬垫，并在所述第二开口内形成第二测试衬垫，以使所述第一待测线与所述第一测试衬垫电连接，所述第二待测线与所述第二测试衬垫电连接；以及，利用所述第一测试衬垫和所述第二测试衬垫进行电性测试，判断所述第一待测线和所述第二待测线之间是否存在失效点。2.如权利要求1所述的半导体测试结构的测试方法，其特征在于，在所述第二金属层和所述层间介质层中形成所述第一开口和所述第二开口的过程包括：在所述第二金属层中形成所述第一开口和所述第二开口，以使所述第一开口和所述第二开口暴露所述层间介质层；去除所述第一开口和所述第二开口暴露的部分层间介质层，以使所述第一开口暴露所述第一待测线，使所述第二开口暴露所述第二待测线。3.如权利要求2所述的半导体测试结构的测试方法，其特征在于，在形成所述第一开口和所述第二开口之前，还包括：获取所述第一待测线和所述第二待测线的所在位置的目标区域；在所述目标区域内的第二金属层和层间介质层中形成一采样开口，所述采样开口暴露所述第一金属层；若所述采样开口暴露所述第一待测线和所述第二待测线，则进行下一工艺步骤，若否，则在所述目标区域内形成新的采样开口，直至所述第一待测线和所述第二待测线暴露。4.如权利要求1所述的半导体测试结构的测试方法，其特征在于，所述第一开口还暴露所述第一待测线的远离所述第二待测线一侧的金属线，所述第二开口还暴露所述第二待测线的远离所述第一待测线一...

【专利技术属性】
技术研发人员：梁亚东，段淑卿，赵新伟，曹茂庆，高金德，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：