一种实现SSD主控RAID的SRAM访问装置制造方法及图纸

本发明专利技术公开一种实现SSD主控中RAID的SRAM访问装置，包括两块单口SRAM以及与单口SRAM相连的逻辑控制电路，逻辑控制电路控制两块单口SRAM在同一时钟周期分别进行读或写操作，并且两块单口SRAM交替作为奇偶地址SRAM，作为奇地址SRAM时，进行奇地址数据的读或写，作为偶地址SRAM时，进行偶地址数据的读或写；逻辑控制电路包括奇偶标志逻辑电路、使能逻辑电路、写使能逻辑电路、地址多选器、读数据多路选择器和读数据缓存电路。本发明专利技术使用两片SPSRAM以及相应的控制逻辑电路，在保证功能的前提下使芯片面积减小、功耗降低、频率提高。频率提高。频率提高。

【技术实现步骤摘要】
一种实现SSD主控RAID的SRAM访问装置


[0001]本专利技术涉及存储领域，具体是一种实现SSD主控RAID的SRAM访问装置。

技术介绍

[0002]如表1所示，根据一12nm片上SRAM的datasheet统计数据(4KB和8KB)可得以下结论：面积方面，SPSRAM(single port SRAM，单口SRAM)的面积远远小于同样尺寸的DPSRAM(dual port SRAM，双口SRAM)，使用DPSRAM时使得所占芯片面积接近翻倍，性价比极低；时序方面，SPSRAM的最小时钟周期小于DPSRAM，即可以支持更高频率的数据访问；功耗方面，SPSRAM的静态电流也远小于同尺寸的DPSRAM。
[0003]Tcyc Minimum CLkcycletime
[0004]Tcd CLK to valid Q(data out put)
[0005]Wake up时间使用了：
[0006]tslpwk Wake up time for switching back to normal mode from SLP mode SLP
→
CEB
[0007]tdslpwk Wake up time for switching back to normal mode from DSLP mode DSLP
→
CEB
[0008]tsdwk Wake up time for switching back to normal mode from shut down mode SD
→
DSLP
[0009][0010][0011]表1
[0012]实现SSD主控RAID的一种方式就是需要对SRAM进行频繁读写，其时序要求是：对上一拍从sram中读出的数据与外部数据进行异或运算并且当拍写入sram上一拍的读出地址中；当拍从sram中读出的数据与外部数据进行异或运算下一拍写入sram当拍的读出地址中。既每一拍都有对sram的连续两个地址有读写操作。当外部数据连续进入时，sram可以连续写入及读出中间parity，保证流水效率。一种简单的实现方式是使用DPSRAM，因其有两套读写地址及数据接口，可以支持在一个clock cycle内对sram既读又写。
[0013]对dpsram的操作可参考表2：
[0014][0015][0016]表2
[0017]上表中，A0指代总条目为n的dpsram的第0地址，A(n
‑
1)指代dpsram的第n
‑
1地址)，D(n
‑
1)
wr
表示第n
‑
1地址的写数据，D(n
‑
1)
rd
表示第n
‑
1地址的读数据。
[0018]但这种方式耗费sram面积功耗都较大，且最高频率受限，进而影响芯片成本及性能。

技术实现思路

[0019]针对现有双口SRAM实现RAID面积功耗较大且最高频率受限的缺陷，本专利技术提供一种实现SSD主控RAID的SRAM访问装置，使用两片SPSRAM以及相应的控制逻辑电路，在保证功能的前提下使芯片面积减小、功耗降低、频率提高。
[0020]为了解决所述技术问题，本专利技术采用的技术方案是：一种实现SSD主控中RAID的SRAM访问装置，其特征在于：包括两块单口SRAM以及与单口SRAM相连的逻辑控制电路，逻辑控制电路控制两块单口SRAM在同一时钟周期分别进行读或写操作，并且两块单口SRAM交替作为奇偶地址SRAM，作为奇地址SRAM时，进行奇地址数据的读或写，作为偶地址SRAM时，进行偶地址数据的读或写；逻辑控制电路包括奇偶标志逻辑电路、使能逻辑电路、写使能逻辑电路、地址多选器、读数据多路选择器和读数据缓存电路；
[0021]奇偶标志逻辑电路用于标志单口SRAM用作偶地址SRAM还是奇地址SRAM，奇偶标志逻辑电路的输入端连接start信号和init信号，受start信号触发翻转，并根据是否为init数据调整标志，奇偶标志逻辑电路的输出端连接至使能逻辑电路；使能逻辑电路的输入端与奇偶标志逻辑电路的输出信号、系统en信号、start信号相连，使能逻辑电路的输出端与
单口SRAM的使能端口相连，用于根据系统en信号、start信号及奇偶标志决定是否使能单口SRAM；
[0022]写使能逻辑电路的输入端与奇偶标志逻辑电路的输出信号、写地址最低位信号、写使能信号相连，写使能逻辑电路的输出端与单口SRAM的写使能端口相连，用于根据奇偶标志和是否第一次进数选择是否对单口SRAM写使能；
[0023]地址多选器用于根据写使能信号选择系统写地址还是系统读地址作为sram的地址信号；
[0024]读数据缓存电路与单口SRAM读数据输出端相连，用于缓存从单口SRAM中读出的数据；
[0025]读数据多路选择器与两块单口SRAM读数据输出端、读数据缓存电路的输出端相连，用于从单口SRAM读数据、单口SRAM读数据缓存中选择一路数据输出，该数据即为当前系统地址所对应的上一轮数据校验计算结果(temp parity)。
[0026]进一步的，奇偶标志逻辑电路有两路，分别用于标志两块单口SRAM用作偶地址SRAM还是奇地址SRAM；
[0027]一路奇偶标志逻辑电路包括两路选择器MUX00、两路选择器MUX01、奇偶标志寄存器SRAM0_FLAG、两路选择器MUX02，两路选择器MUX00的输入端X0接上拉电源，两路选择器MUX00的输入端X1接地，两路选择器MUX00的选择信号端Sel接init信号，两路选择器MUX00的输出端连接至两路选择器MUX01的输入端X1，两路选择器MUX01的输入端X0连接两路选择器MUX02的输出端，两路选择器MUX01的选择信号端Sel接起始信号start，两路选择器MUX01的输出端连接至奇偶标志寄存器SRAM0_FLAG的输入端，奇偶标志寄存器SRAM0_FLAG的输出端Q连接至两路选择器MUX02的输入端X0和写使能逻辑电路，奇偶标志寄存器SRAM0_FLAG的输出端连接至两路选择器MUX02的输入端X1和使能逻辑电路，两路选择器MUX02的选择信号端Sel接结束信号finish；
[0028]另一路奇偶标志逻辑电路包括两路选择器MUX10、两路选择器MUX11、奇偶标志寄存器SRAM1_FLAG、两路选择器MUX12，两路选择器MUX10的输入端X0接上拉电源，两路选择器MUX10的输入端X1接地，两路选择器MUX10的选择信号端Sel接init信号，两路选择器MUX10的输出端连接至两路选择器MUX11的输入端X1，两路选择器MUX11的输入端X0连接两路选择器MUX12的输出端，两路选择器MUX11的选择信号端Sel接起始信号start，两路选择器MUX11的输出端连接至奇偶标志寄存器SRAM1_FLAG的输入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现SSD主控中RAID的SRAM访问装置，其特征在于：包括两块单口SRAM以及与单口SRAM相连的逻辑控制电路，逻辑控制电路控制两块单口SRAM在同一时钟周期分别进行读或写操作，并且两块单口SRAM交替作为奇偶地址SRAM，作为奇地址SRAM时，进行奇地址数据的读或写，作为偶地址SRAM时，进行偶地址数据的读或写；逻辑控制电路包括奇偶标志逻辑电路、使能逻辑电路、写使能逻辑电路、地址多选器、读数据多路选择器和读数据缓存电路；奇偶标志逻辑电路用于标志单口SRAM用作偶地址SRAM还是奇地址SRAM，奇偶标志逻辑电路的输入端连接start信号和init信号，受start信号触发翻转，并根据是否为init数据调整标志，奇偶标志逻辑电路的输出端连接至使能逻辑电路；使能逻辑电路的输入端与奇偶标志逻辑电路的输出信号、系统en信号、start信号相连，使能逻辑电路的输出端与单口SRAM的使能端口相连，用于根据系统en信号、start信号及奇偶标志决定是否使能单口SRAM；写使能逻辑电路的输入端与奇偶标志逻辑电路的输出信号、写地址最低位信号、写使能信号相连，写使能逻辑电路的输出端与单口SRAM的写使能端口相连，用于根据奇偶标志和是否第一次进数选择是否对单口SRAM写使能；地址多选器用于根据写使能信号选择系统写地址还是系统读地址作为sram的地址信号；读数据缓存电路与单口SRAM读数据输出端相连，用于缓存从单口SRAM中读出的数据；读数据多路选择器与两块单口SRAM读数据输出端、读数据缓存电路的输出端相连，用于从单口SRAM读数据、单口SRAM读数据缓存中选择一路数据输出，该数据即为当前系统地址所对应的上一轮数据校验计算结果。2.根据权利要求1所述的实现SSD主控中RAID的SRAM访问装置，其特征在于：奇偶标志逻辑电路有两路，分别用于标志两块单口SRAM用作偶地址SRAM还是奇地址SRAM；一路奇偶标志逻辑电路包括两路选择器MUX00、两路选择器MUX01、奇偶标志寄存器SRAM0_FLAG、两路选择器MUX02，两路选择器MUX00的输入端X0接上拉电源，两路选择器MUX00的输入端X1接地，两路选择器MUX00的选择信号端Sel接init信号，两路选择器MUX00的输出端连接至两路选择器MUX01的输入端X1，两路选择器MUX01的输入端X0连接两路选择器MUX02的输出端，两路选择器MUX01的选择信号端Sel接起始信号start，两路选择器MUX01的输出端连接至奇偶标志寄存器SRAM0_FLAG的输入端，奇偶标志寄存器SRAM0_FLAG的输出端Q连接至两路选择器MUX02的输入端X0和写使能逻辑电路，奇偶标志寄存器SRAM0_FLAG的输出端连接至两路选择器MUX02的输入端X1和使能逻辑电路，两路选择器MUX02的选择信号端Sel连接结束信号finish；另一路奇偶标志逻辑电路包括两路选择器MUX10、两路选择器MUX11、奇偶标志寄存器SRAM1_FLAG、两路选择器MUX12，两路选择器MUX10的输入端X0接上拉电源，两路选择器MUX10的输入端X1接地，两路选择器MUX10的选择信号端Sel接init信号，两路选择器MUX10的输出端连接至两路选择器MUX11的输入端X1，两路选择器MUX11的输入端X0连接两路选择器MUX12的输出端，两路选择器MUX11的选择信号端Sel接起始信号start，两路选择器MUX11的输出端连接至奇偶标志寄存器SRAM1_FLAG的输入端，奇偶标志寄存器SRAM1_FLAG的输出
端Q连接至使能逻辑电路、写使能逻辑电路、两路选择器MUX12的输入端X0，奇偶标志寄存器SRAM1_FLAG的输出端连接至两路选择器MUX12的输入端X1，两路选择器MUX12的选择信号端Sel接结束信号finish。3.根据权利要求2所述的实现SSD主控中RAID的SRAM访问装置，其特征在于：使能逻辑电路有两路，分别用于使能两块单口SRAM，两路使能逻辑电路由与门AND00和或门OR00、与门AND10和或门OR10实现，与门AND00的一个输入端与奇偶标志寄存器SRAM0_FLAG的输出端连接，与门AND10的一个输入端与奇偶标志寄存器SRAM1_FLAG的输出端Q连接，与门AND00、与门AND10的另一个输入端均连接起始信号start，与门AND00的输出端连接或门OR00的一个输入端，与门AND10的输出端连接或门OR10的一个输入端，或门OR00、或门OR10的另一个输入端均连接使能信号en，或门OR00的输出端连接至单口SRAM0的使能端口，或门OR10的输出端连接至单口SRAM1的使能端口。4.根据权利要求2所述的实现SSD主控中RAID的SRAM访问装置，其特征在于：写使能逻辑电路有两路，分别用于写使能两块单口SRAM，一路写使能逻辑电路包括异或门XOR0和与门AND01，异或门XOR0的一个输入端连接写地址信号的最低位，异或门XOR0的另一个输入端连接奇偶标志寄存器SRAM0_FLAG...

【专利技术属性】
技术研发人员：王运哲，姚香君，衣瑞刚，王帅，夏丽煖，沈艺，刘奇浩，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：