一种芯片物理设计的距离布线优化方法和装置制造方法及图纸

本发明专利技术属于半导体设计领域，提供一种芯片物理设计的距离布线优化方法，包括：根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔。无冗余过孔。无冗余过孔。

【技术实现步骤摘要】
一种芯片物理设计的距离布线优化方法和装置


[0001]本专利技术涉及半导体设计领域，尤指一种芯片物理设计的距离布线优化方法和装置。

技术介绍

[0002]近年来随着半导体工艺节点发展到先进工艺采用FENFIT技术，晶体管的尺寸变得越来越小，布线宽度也随之愈发变小，因为同等条件下电阻大小和布线宽度成反比，因此单位长度下布线电阻越来越大，最终引起单位长度下布线延迟越来越大，这在某种程度上影响了芯片性能的提升，例如在芯片物理设计中常常会有超长距离布线的需求，即一组总线需要从A点走到B点，而AB两点间距离非常远，这种超长距离布线在先进工艺下线延迟变得非常大。
[0003]理想状态下超长距离的工具布线主要是基于有网格的布线，得到一股一定数量且线间距均匀固定的超长平行线，这样布线资源相对简单，如图2所示。但实际开发发现，虽然自动布局布线工具有一定的优化功能，但是针对超长距离的布局布线路径，则面临着布线长度不一、不均匀、过孔和缓冲器(buffer)过多等情况。其中，走线不均匀会造成面积利用率降低，缓冲器过多会导致时序延迟过大。
[0004]目前IC芯片设计中，总能面临着超长距离的布局布线问题。开发者希望基于网格通过工具布线，得到一股均匀且完全规整的平行线便于后续收敛时序。但在实际运用工具进行自动布局布线的开发中，超长的一股布线由于其他线的串扰以及自身平行线与线之间的竞争等问题，工具在布线时并不能保证这股线完全相同且均匀。
[0005]缺陷一：工具在进行超长距离布局布线时，如果某处产生拥塞，算法受其它绕线的干扰，导致布线尽量远离分布在附近的其他布线以缓解拥塞或者串扰。因此极大概率有几条布线会出现绕圈现象。如图3所示：区域1代表其他布线，工具为了绕开这块区域，会让这一条超长距离的布线脱离最短路径，而选择其他方向进行走线，因此它们比其他相邻的布线更长且消耗着更大的走线资源。这也额外增加了这一条线的时序和功耗。
[0006]缺陷二：工具在进行超长距离布局布线时还会更改布线的类型，跳换布线层，如图4所示。这增加了不必要的过孔，而过孔的寄生电容以及产生的电阻会延长了信号的上升时间，降低了电路的速度。
[0007]缺陷三：当这一股布线不均匀，例如长度不一、绕线时，它们的时序必定不同。根据互连的RC延迟模型可以得出，随着互连长度的增加，互连的线延迟呈指数增长。后端工程师只能插入不同数量的缓冲器(buffer)用于收敛时序。如图5所示，无法走最短路径的布线的缓冲器的数量会高于普通布线，这会导致布局不均匀，延迟也不能做到最小。
[0008]针对此种描述的超长路径，需要物理设计工程师逐条进行人工优化。如果路径数量多，则会造成很大的工作量，延长设计周期

技术实现思路

[0009]本专利技术提供一种芯片物理设计的距离布线优化方法和装置，解决了上述问题。
[0010]本专利技术提供的技术方案如下：
[0011]一方面，本专利技术提供一种芯片物理设计的距离布线优化方法，包括：
[0012]根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；
[0013]利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；
[0014]当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；
[0015]抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。
[0016]在一些实施例中，所述根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元，包括：
[0017]根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；
[0018]利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；
[0019]基于所述预设布线距离，得到对应数量的标准单元。
[0020]在一些实施例中，还包括：
[0021]在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。
[0022]在一些实施例中，还包括：
[0023]在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。
[0024]在一些实施例中，其特征在于，还包括：
[0025]所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。
[0026]一种芯片物理设计的距离布线优化装置，包括：
[0027]设定模块，用于根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；
[0028]连接模块，用于利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；
[0029]集成模块，用于当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；
[0030]优化模块，用于抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。
[0031]在一些实施例中，所述设定模块，用于：
[0032]根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；
[0033]利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；
[0034]基于所述预设布线距离，得到对应数量的标准单元。
[0035]在一些实施例中，还包括调取模块，用于：
[0036]在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。
[0037]在一些实施例中，还包括：验证模块，用于：
[0038]在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。
[0039]在一些实施例中，还包括：
[0040]所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。
[0041]本专利技术提供的一种芯片物理设计的距离布线优化方法和装置至少具有以下一种有益效果：
[0042]1)本专利技术在IC设计阶段编写RTL代码，以得到深度定制的标准单元。此标准单元的作用是：充当超长距离布局布线的主要部分也是唯一部分，可以优化时序和面积利用率。保证布线规整，均匀。不增加额外处理，提高效率。
[0043]2)无需通过PR工具进行超长距离布线。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔。且无需额外增加缓冲器从而增加延迟影响时序。也不额外占用芯片面积。
[0044]3)本专利技术面对这种超长距离的特殊路径，本来需要后端工程师在PR工具自动布线后根据实际情况逐条进行人工优化，若路径数量多，则会造成很大的工作量，延长设计周期。现如今人为搭建我们所需要的超长布线，无需再进行人工优化，速度更快。
附图说明
[0045]下面结合附图和具体实施方式对本专利技术作进一步详细说明：
[0046]图1是本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片物理设计的距离布线优化方法，其特征在于，包括：根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。2.根据权利要求1所述芯片物理设计的距离布线优化方法，其特征在于，所述根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元，包括：根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；基于所述预设布线距离，得到对应数量的标准单元。3.根据权利要求1所述芯片物理设计的距离布线优化方法，其特征在于，还包括：在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。4.根据权利要求3所述芯片物理设计的距离布线优化方法，其特征在于，还包括：在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。5.根据权利要求1～4中任一项所述芯片物理设计的距离布线优化方法，其特征在于，还包括：所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。6.一种芯片物理设计的距离布...

【专利技术属性】
技术研发人员：赵强，郑军，
申请(专利权)人：上海为旌科技有限公司，
类型：发明
国别省市：