DCU芯片和高速处理器制造技术

本发明专利技术公开了一种DCU芯片和高速处理器。DCU芯片包括管脚区，管脚区包括呈矩阵排布的多个大小相同的虚拟辅助格，虚拟辅助格的形状为矩形，虚拟辅助格的顶点为格点，DCU芯片包括多个管脚单元，管脚单元包括多个管脚组，管脚组包括多个数据信号管脚；每个数据信号管脚对应设置有至少两个第一地信号管脚；每个数据信号管脚和每个第一地信号管脚独立设置于格点上；每个第一地信号管脚所在的格点与其对应的数据信号管脚所在的格点，为同一虚拟辅助格上的相邻的两个格点。通过本发明专利技术实施例的技术方案，解决了芯片Pin Map设计中数据信号之间串扰大以及信号物理线路阻抗连续性不良的技术问题，实现了低串扰、阻抗连续性良好的芯片性能设计。能设计。能设计。

【技术实现步骤摘要】
DCU芯片和高速处理器


[0001]本专利技术涉及芯片
，尤其涉及一种DCU芯片和高速处理器。

技术介绍

[0002]随着大数据、人工智能技术的快速发展，数据信息的处理变得越来越重要，当前CPU处理器已逐渐无法支撑对庞大数据信息的快速处理与分析。一种高速互联并行计算的加速处理器芯片为此应运而生，而其芯片管脚排列分布(Pin Map)设计的好坏，直接决定了芯片性能的强弱。
[0003]图1是相关技术中的芯片Pin Map设计示意图，图2是相关技术中的芯片扇出时扇出过孔之间的走线示意图。参考图1，相关技术中的芯片Pin Map设计，基本是满格点矩阵排布，同时将地信号Pin101和电源信号Pin103分散掺杂在数据信号Pin102中。此类设计的局限在于：1)继续参考图1，地信号Pin101的数量远少于数据信号Pin102的数量，致使很多个数据信号Pin102共用一个地信号Pin101回流，并且芯片扇出时一个数据信号Pin102的扇出过孔会很容易紧挨着另一个数据信号Pin102，导致数据信号之间串扰大；2)结合图1与图2，Pin的分布密度大，芯片扇出时并排的每两个扇出过孔104之间通常需要走至少两根数据线105，导致数据线105窄线宽高阻抗，从而造成芯片信号物理线路的阻抗连续性不良。

技术实现思路

[0004]本专利技术提供了一种DCU芯片和高速处理器，以解决芯片Pin Map设计的数据信号之间串扰大以及信号物理线路阻抗连续性不良的技术问题，实现低串扰、阻抗连续性良好的芯片性能设计。
[0005]根据本专利技术的一方面，提供了一种DCU芯片，所述DCU芯片包括管脚区，所述管脚区包括呈矩阵排布的多个大小相同的虚拟辅助格，所述虚拟辅助格的形状为矩形，所述虚拟辅助格的顶点为格点，所述DCU芯片包括多个管脚单元，所述管脚单元包括多个管脚组，所述管脚组包括多个数据信号管脚；
[0006]每个所述数据信号管脚对应设置有至少两个第一地信号管脚；
[0007]每个所述数据信号管脚和每个所述第一地信号管脚独立设置于所述格点上；
[0008]每个所述第一地信号管脚所在的格点与其对应的所述数据信号管脚所在的格点，为同一所述虚拟辅助格上的相邻的两个格点。
[0009]可选的，部分所述第一地信号管脚被两个或者两个以上的所述数据信号管脚所共用。
[0010]可选的，所述管脚单元内，至少部分相邻的两个所述管脚组之间设置有第一隔离条；
[0011]所述第一隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第二地信号管脚，每个所述第二地信号管脚独立设置于所述格点上；
[0012]所述第一隔离条内，相邻的两个所述第二地信号管脚所在的格点为同一所述虚拟
辅助格上的两个格点或者不同所述虚拟辅助格上的两个格点；
[0013]其中，所述第一方向和所述第二方向分别沿着所述虚拟辅助格的相垂直的两条边。
[0014]可选的，部分所述第二地信号管脚复用为所述第一地信号管脚。
[0015]可选的，相邻的两个所述管脚单元之间设置有第二隔离条；
[0016]所述第二隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第三地信号管脚，每个所述第三地信号管脚独立设置于所述格点上；
[0017]所述第二隔离条内，相邻的两个所述第三地信号管脚所在的格点为同一所述虚拟辅助格上的两个格点或者不同所述虚拟辅助格上的两个格点。
[0018]可选的，部分所述第三地信号管脚复用为所述第一地信号管脚。
[0019]可选的，所述管脚区包括第一区和第二区；
[0020]所述第一区内设置有电源信号管脚，所述第二区围绕所述第一区设置，所述多个管脚单元依次分布于所述第二区。
[0021]可选的，所述第二区包括第一子区和第二子区，所述第二子区围绕所述第一子区设置；所述管脚单元内，部分所述管脚组沿着环绕所述第一区的方向并排设置于所述第一子区，剩余部分所述管脚组沿着环绕所述第一区的方向并排设置于所述第二子区。
[0022]根据本专利技术的另一方面，提供了一种高速处理器，包括如上一方面所述的DCU芯片；所述高速处理器还包括PCB板和至少一个GDDR芯片，所述DCU芯片和所述GDDR芯片均焊接于所述PCB板上；
[0023]所述管脚单元内的所述管脚组通过所述PCB板与所述GDDR芯片的数据管脚组对应连接。
[0024]可选的，所述高速处理器包括第一GDDR芯片和第二GDDR芯片，所述PCB板包括相对的第一表面和第二表面；所述DCU芯片和所述第一GDDR芯片均设置于所述PCB板的第一表面，所述第二GDDR芯片设置于所述PCB板的第二表面；
[0025]所述管脚区包括第一区和第二区，所述第二区围绕所述第一区设置，所述第二区包括第一子区和第二子区，所述第二子区围绕所述第一子区设置；
[0026]所述管脚单元包括4个所述管脚组，其中2个所述管脚组沿着环绕所述第一区的方向并排设置于所述第一子区，且通过所述PCB板上的通孔与所述第二GDDR芯片的2个数据管脚组对应连接，另外2个所述管脚组沿着环绕所述第一区的方向并排设置于所述第二子区，且通过所述PCB板上的深V孔与所述第一GDDR芯片的2个数据管脚组对应连接。
[0027]本专利技术实施例的技术方案，通过设置每个数据信号管脚对应有至少两个第一地信号管脚，第一地信号管脚用于数据信号管脚的回流，且每个第一地信号管脚所在的格点与其对应的数据信号管脚所在的格点为同一矩形虚拟辅助格上的相邻的两个格点，由此使得每个数据信号管脚有充足的地信号Pin回流，从而避免很多个数据信号管脚共用一个地信号Pin回流的情况，改善了芯片Pin Map设计的数据信号之间串扰大的技术问题；同时，芯片Pin Map中所分布的地信号Pin被增多，从而可以较好的避免芯片扇出时一个数据信号管脚的扇出过孔很容易紧挨上另一个数据信号管脚的情况，进一步改善了数据信号之间串扰大的技术问题；以及，芯片Pin Map设计可以不再如相关技术中的满格点矩阵排布，管脚的分布密度被减小，芯片扇出时并排的每两个扇出过孔之间无需走两根及其以上的数据线，而
是可以走一根数据线，使得数据线上的阻抗连续性良好。本专利技术实施例据此实现了低串扰、阻抗连续性良好的DCU芯片。
[0028]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0029]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1是相关技术中的芯片Pin Map设计示意图；
[0031]图2是相关技术中的芯片扇出时扇出过孔之间的走线示意图；
[0032]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DCU芯片，包括管脚区，所述管脚区包括呈矩阵排布的多个大小相同的虚拟辅助格，所述虚拟辅助格的形状为矩形，所述虚拟辅助格的顶点为格点，其特征在于，所述DCU芯片包括多个管脚单元，所述管脚单元包括多个管脚组，所述管脚组包括多个数据信号管脚；每个所述数据信号管脚对应设置有至少两个第一地信号管脚；每个所述数据信号管脚和每个所述第一地信号管脚独立设置于所述格点上；每个所述第一地信号管脚所在的格点与其对应的所述数据信号管脚所在的格点，为同一所述虚拟辅助格上的相邻的两个格点。2.根据权利要求1所述的DCU芯片，其特征在于，部分所述第一地信号管脚被两个或者两个以上的所述数据信号管脚所共用。3.根据权利要求1所述的DCU芯片，其特征在于，所述管脚单元内，至少部分相邻的两个所述管脚组之间设置有第一隔离条；所述第一隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第二地信号管脚，每个所述第二地信号管脚独立设置于所述格点上；所述第一隔离条内，相邻的两个所述第二地信号管脚所在的格点为同一所述虚拟辅助格上的两个格点或者不同所述虚拟辅助格上的两个格点；其中，所述第一方向和所述第二方向分别沿着所述虚拟辅助格的相垂直的两条边。4.根据权利要求3所述的DCU芯片，其特征在于，部分所述第二地信号管脚复用为所述第一地信号管脚。5.根据权利要求1所述的DCU芯片，其特征在于，相邻的两个所述管脚单元之间设置有第二隔离条；所述第二隔离条包括沿第一方向依次排列或者沿第二方向依次排列的多个第三地信号管脚，每个所述第三地信号管脚独立设置于所述格点上；所述第二隔离条内，相邻的两个所述第三地信号管脚所在的格点为同一所述虚拟辅助格上的两个格点或者不同所述虚拟辅助格上的两个格点。6.根据权利要求5所述的DCU芯片，其特征在于，部分...

【专利技术属性】
技术研发人员：姜红兵，郭燕慧，谢勇，
申请(专利权)人：中科可控信息产业有限公司，
类型：发明
国别省市：