再分布层和集成电路制造技术

本公开的实施例涉及再分布层和集成电路。一种用于集成电路的再分布层，包括：用于集成电路的导电互连的最后的金属线；第一绝缘层，在导电互连的最后的金属线上；第一开口，延伸穿过第一绝缘层以到达用于导电互连的最后的金属线的上表面；再分布层的导电体，在第一开口内并且与导电互连的最后的金属线电接触；以及第一涂层，覆盖导电体，第一涂层具有小于100nm的厚度并且由提供对导电体的氧化和/或腐蚀的保护的材料制成。利用本公开的实施例有利地能够进行EWS测试，而不需要预先的蚀刻步骤，从而保持热机械稳定性。从而保持热机械稳定性。从而保持热机械稳定性。

【技术实现步骤摘要】
再分布层和集成电路


[0001]本技术涉及一种再分布层，以及一种包括该再分布层的集成电路。

技术介绍

[0002]如已知的，集成电路(IC)由通常由光刻限定的半导体，绝缘和导电材料制成的几个重叠层组成。
[0003]在被称为集成电路制造工艺的前端制程(FEOL)的第一阶段中，在晶片的表面上图案化诸如晶体管，二极管，电阻器和电容器等各个器件。
[0004]在属于后端制程(BEOL)的第二阶段中，各个器件通过导电金属线互连。特别地，由于现代IC布局的复杂性和单个器件的高密度，后端制程工艺包括制造若干堆叠的金属层，其通过介电层彼此电绝缘；以及制造穿过电介质层的通孔，以允许将任何金属层连接到下面的金属层和/或上面的金属层。
[0005]在IC制造工艺的第三阶段中，也属于封装工艺的BEOL阶段，在最后的金属互连层之上构图再分布层(RDL)。众所周知，再分布层是用于将输入/输出焊盘布线到管芯区域上的其它位置的额外金属层，使得能够实现更简单的芯片到芯片接合。此外，它是能够减小I/O访问电阻的功率金属层。作为最后的金属层，它也被设计成适合封装工艺要求。
[0006]图1示意性地示出了根据现有技术的IC1的一部分的横截面图，该IC1包括焊盘和再分布层(RDL)2，该焊盘未明确示出并且是IC1的在封装过程期间通过引线接合或其他接触访问的区域，该再分布层2可以用于向焊盘提供电信号或从焊盘获取电信号。特别地，IC1在由彼此正交的三个轴x，y，z定义的空间坐标系中表示，并且截面图在由x轴和z轴定义的xz平面上取得。在下文中，厚度，深度和高度旨在沿着z轴测量，并且“顶部”和“底部”，“上方”和“下方”的含义是参照z轴的方向来定义的。
[0007]IC1包括由导电材料制成的互连层3；再分布层2包括在互连层3上延伸的介电层4和在介电层4上延伸的第一钝化层6。一个或多个另外的层(未示出)可以存在于互连层3和电介质层4之间(例如，在层3是铜(Cu)的情况下，保护Cu金属化的另外的SiN层可以存在于互连层3和电介质层4之间)。
[0008]再分布层2还包括阻挡区域8，其在第一钝化层6的顶表面上方延伸，并且跨过第一钝化层6和电介质层4的整个深度，以便与互连层3接触。
[0009]再分布层2还包括在阻挡区域8之上延伸的导电区域10。特别地，在IC1的顶视图中，导电区域10仅在由阻挡区域8限定的区域内延伸。
[0010]阻挡区域8和导电区域10形成从互连层3到第一钝化层6的顶表面的导电路径。
[0011]再分布层2还包括涂层区域12，其在第一钝化层6之上、导电区域10和阻挡区域8周围以及导电区域10之上延伸。涂层区域12与第一钝化层6、导电区10和阻挡区8的顶表面接触。远离焊盘(即图1的表示)，涂层区域12完全覆盖导电区域10。
[0012]换句话说，涂层区域12完全覆盖在第一钝化层6的顶表面6a上延伸的阻挡区域8和导电区域10的部分。
[0013]再分布层2还包括第二钝化层或光敏绝缘层16(例如聚酰亚胺，PBO，环氧树脂等)，其完全覆盖远离焊盘的涂层区域12。
[0014]特别地，对用于再分布层2的导电材料的方便选择是使得导电区域10由铜(Cu)制成，并且涂层区域12由厚度为大约0.5－1μm的氮化硅制成。根据需要可以选择其它厚度。
[0015]如图2A所示，在焊盘位置处，导电区域10可以通过引线接合，或者可替换地，通过穿过第二钝化层16和涂层12形成的开口在导电区域10上生长(例如，通过电镀)的导电柱(例如，铜)来电接触。
[0016]参照图2A，与图1的特征相同的特征用相同的附图标记表示。这里，导电区域10由氮化硅涂层12和钝化层16覆盖。钝化层16横向于导电区域10和涂层12延伸，并且部分地在导电区域10和涂层12上方。特别地，钝化层16具有顶部开口16a，其目的是允许访问导电区域10。在蚀刻掉贯通开口16a暴露的涂层12的部分的步骤之后，可以通过这样的开口16a电访问和物理地访问导电区域10。
[0017]在去除涂层12的这种部分之后，导电区域10可电访问以执行电测试，特别是电晶片分类(EWS)测试，功能测试或其它可靠性测试。为了不损坏导电区域10的暴露部分或不引起导电区域10的暴露部分的腐蚀/氧化，EWS测试应该在低温(通常为环境温度或更低)下进行。这限制了可以进行的测试的数量和类型。此外，尽管在这些步骤中都要小心，但是在EWS测试之前，期间和/或之后，铜表面仍然经历氧化/腐蚀现象，这产生导电区域10的表面的总体退化。
[0018]如图2B所示，示出了在暴露的铜表面上延伸的不希望的层23(例如，氧化的或腐蚀的层)。应注意，即使图中未明确示出，不希望的层23还部分地在涂层12下延伸。
[0019]图2C示出了封装IC1的进一步的制造步骤，其中模塑层24沉积在导电区域10上的开口16a内(并且至少部分地沉积在不期望的层23上)。模塑层24在导电区域10处开口(例如，通过激光钻孔工艺)以到达导电区域10。不需要的层23和可选的导电区域10也通过激光钻孔工艺被部分地去除，以暴露在其上可以执行电镀铜生长工艺的下面的铜表面，以生长提供到再分布层2的电通路的厚铜柱25。
[0020]在制造期间，前端工艺(图2A)与后端工艺(图2C)之间的步骤涉及未钝化的Cu材料的若干腐蚀问题。这种腐蚀现象也可能在器件的工作寿命期间稍后负面地发展。
[0021]如图2C所示，模塑层24的未除去部分至少部分地结合在不希望的层23的残留部分上。在保护层20之下和/或模塑层24之下的不希望的层23的存在可以在进一步的制造步骤期间或者更危险地在由此制造的器件的工作寿命期间引起保护层20/模塑层24从导电区域10的不可逆分离。事实上，层23不是稳定的材料，并且可能易于受到环境污染，例如Cl，SO4或氟化合物，能够产生RDL金属化的进一步腐蚀。
[0022]在本领域中需要提供一种制造再分布层的方法，一种再分布层，一种包括该再分布层的集成电路，以及一种用于执行集成电路的电测试的方法，以克服先前说明的问题。

技术实现思路
附图说明
[0023]为了更好地理解本技术，现在仅通过非限制性示例并参考附图来描述其优选
仅指导电区域40。
[0041]导电体41形成用于电信号从最后的互连层33到绝缘层37的顶表面的导电路径。导电体41可以在绝缘层的顶表面的一部分之上延伸。
[0042]在一个实施例中，阻挡区域38由导电材料制成，例如钛(Ti)，或钛－钨(TiW)，或氮化钛(TiN)，并且具有包括在例如270nm和330nm之间的厚度。在一个实施例中，导电区域40由导电材料制成，特别是诸如铜(Cu)的金属，并且具有包括例如在8μm和12μm之间的厚度。
[0043]再分布层32还包括部分覆盖导电区域40的涂层区域42；特别地，涂层区域42围绕导电区域40延伸，完全覆盖导电区域40的侧壁，并且部分地在导电区域40之上，在导电区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于集成电路的再分布层，其特征在于，包括：用于集成电路的导电互连的最后的金属线；第一绝缘层，在所述导电互连的所述最后的金属线上；第一开口，延伸穿过所述第一绝缘层以到达用于所述导电互连的所述最后的金属线的上表面；所述再分布层的导电体，在所述第一开口内并且与所述导电互连的所述最后的金属线电接触；以及第一涂层，覆盖所述导电体，所述第一涂层具有小于100nm的厚度并且由提供对所述导电体的氧化和/或腐蚀的保护的材料制成。2.根据权利要求1所述的再分布层，其特征在于，所述第一涂层包括介电或绝缘材料，所述介电或绝缘材料包括选自由以下项组成的群组的材料：铝和铪。3.根据权利要求1所述的再分布层，其特征在于，还包括：一个或多个第二绝缘层，在所述第一涂层周围并且部分地在所述第一涂层上方；相应的一个或多个第二开口，延伸穿过所述一个或多个第二绝缘层以到达所述第一涂层的表面部分；第三开口，延伸穿过所述第一涂层以到达所述导电体的相应表面部分；导电柱，在所述一个或多个第二开口和所述第三开口内，所述导电柱与所述导电体电接触。4.根据权利要求3所述的再分布层，其特征在于，所述一个或多个第二绝缘层包括：光敏绝缘层，在所述第一涂层周围并且部分地在所述第一涂层上方；以及模塑层，在所述光敏绝缘层上；其中所述第二开口延伸穿过所述光敏绝缘层和所述模塑层。5.根据权利要求4所述的再分布层，其特征在于，还包括：第二涂层，所述第二涂层至少部分覆盖所...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：