LDO上电冲击测试电路及测试方法技术

本发明专利技术涉及一种LDO上电冲击测试电路及测试方法。该测试电路包括：电源接口，以及与所述电源接口连接的P

【技术实现步骤摘要】
LDO上电冲击测试电路及测试方法


[0001]本专利技术涉及到电路测试
，特别是涉及一种LDO上电冲击测试电路及测试方法。

技术介绍

[0002]电子产品中通常会用到LDO(Low Dropout Regulator，低压差线性稳压器)，用于将外界的输入电压转化为设备部件所需的电压，而设备上电冲击会影响LDO的可靠性。

技术实现思路

[0003]基于此，针对现有技术中设备上电冲击导致的LDO可靠性问题，提供了一种LDO上电冲击测试电路及测试方法。
[0004]本专利技术一方面提供了一种LDO上电冲击测试电路，包括：
[0005]电源接口，以及与所述电源接口连接的P
‑
MOS管Q1；
[0006]MCU模块；
[0007]至少一个测试模块，每个所述测试模块包括LDO电路和与所述LDO电路连接的N
‑
MOS管Q2；其中，
[0008]所述电源接口通过所述P
‑
MOS管Q1与所述LDO电路的输入端连接；所述LDO电路的输出端通过所述N
‑
MOS管Q2与所述MCU模块连接；
[0009]所述MCU模块经过并联的电阻R1、电阻R2后，通过所述P
‑
MOS管Q1与所述LDO电路的输入端连接。
[0010]在其中一个实施例中，所述MCU模块包括：MCU
‑
PWR
‑
EN管脚和和MCU
‑
CTL管脚，其中，
>[0011]所述MCU
‑
PWR
‑
EN管脚，依次通过PNP三极管Q、所述电阻R1、电阻R2与所述P
‑
MOS管Q1连接，所述PNP三极管Q的发射极接地；
[0012]所述MCU
‑
CTL管脚，通过电阻R3与所述N
‑
MOS管Q2连接。
[0013]在其中一个实施例中，所述LDO电路的输出端通过电阻R4和所述N
‑
MOS管Q2连接；所述N
‑
MOS管Q2的接地端接地；
[0014]所述LDO电路的输出端连接由电阻R5，所述电阻R5接地。
[0015]在其中一个实施例中，所述测试模块还包括二极管、电容C1和电容C2，其中，
[0016]所述P
‑
MOS管Q1通过所述二极管与所述LDO电路的输入端连接，所述LDO电路的输入端和输出端分别连接有电容C1和电容C2；所述电容C1和电容C2接地。
[0017]在其中一个实施例中，多个所述测试模块并联。
[0018]本专利技术第二方面提供了一种LDO上电冲击测试方法，所述方法包括：
[0019]通过MCU模块导通N
‑
MOS管Q2，导通第一预设时长后，通过MCU模块导通P
‑
MOS管Q1，以模拟设备开机初始化过程，持续第二预设时长后断开所述N
‑
MOS管Q2；
[0020]控制所述P
‑
MOS管Q1导通第三预设时长后断开，以模拟从高压差LDO切换到低压差
LDO的过程。
[0021]在其中一个实施例中，所述方法还包括：
[0022]通过所述MCU模块的MCU
‑
CTL管脚输出高电平，导通所述N
‑
MOS管Q2；通过所述MCU模块的MCU
‑
CTL管脚输出低电平，断开所述N
‑
MOS管Q2；
[0023]通过所述MCU模块的MCU
‑
PWR
‑
EN管脚输出高电平，使得NPN三极管Q导通，并导通所述P
‑
MOS管Q1；通过所述MCU模块的MCU
‑
PWR
‑
EN管脚输出低电平，断开所述P
‑
MOS管Q1。
[0024]在其中一个实施例中，所述方法还包括：
[0025]所述第一预设时长大于零且小于100ms，且所述第一预设时长小于所述第二预设时长和第三预设时长中的任意一项。
[0026]在其中一个实施例中，所述通过MCU模块导通N
‑
MOS管Q2之前，所述方法还包括：
[0027]配置测试所需的所述MCU模块的输出电平类型和持续时间。
[0028]在其中一个实施例中，所述方法还包括：
[0029]断开所述P
‑
MOS管Q1第四预设时长后，继续执行通过MCU模块导通N
‑
MOS管Q2的测试过程。
[0030]上述LDO上电冲击测试电路，包括电源接口，以及与所述电源接口连接的P
‑
MOS管Q1，MCU模块，至少一个测试模块；电源接口通过P
‑
MOS管Q1与LDO电路的输入端连接；LDO电路的输出端通过N
‑
MOS管Q2与MCU模块连接；MCU模块经过并联的电阻R1、电阻R2后，通过P
‑
MOS管Q1与LDO电路的输入端连接。通过在LDO电路的输出端配置N
‑
MOS管Q2，通过MCU模块控制N
‑
MOS管Q2的开闭来模拟设备上电启动
‑
休眠过程，使得无需将电路装入整机即可进行模拟测试，减少测试所需时间。可以同时测试多个LDO电路，提高测试效率。
附图说明
[0031]图1为一个实施例中LDO上电冲击测试电路原理图；
[0032]图2为一个实施例中一个实施例中LDO上电冲击测试电路图；
[0033]图3为一个实施例中LDO上电冲击测试方法的流程图；
[0034]图4为另一个实施例中LDO上电冲击测试方法的流程图。
具体实施方式
[0035]为了能更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步详细描述。需说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0036]在以下描述中阐述了诸多具体细节以便充分理解本专利技术，然而，本专利技术还可采用其它不同于在此描述的其它方式实施，因此，本专利技术的保护范围并不受下面公开的具体实施例的限制。
[0037]相关技术中，电子设备会使用高压差LDO和低压差LDO进行电压控制。当输入电压与输出电压的压差在2V以内时，通常可以理解为低压差LDO，当输出电压与输出电压的压差大于10V时，通常可以理解为高压差LDO。对于同一个LDO来说，耗散功率是不变的，因此，对于LDO来说，输入输出压差越大，负载电流就应当越小，否则LDO存在烧坏的风险。而在一些设备的设计中，为了满足低功耗的要求，会同时采用高压差LDO和低压差LDO，使得设备进入
休眠时，设备整机功耗最低，还能在休眠中被唤醒。在LDO实际使用中，当设备进入整机启动，或者从启动进入休眠时，高低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDO上电冲击测试电路，其特征在于，包括：电源接口，以及与所述电源接口连接的P
‑
MOS管Q1；MCU模块；至少一个测试模块，每个所述测试模块包括LDO电路和与所述LDO电路连接的N
‑
MOS管Q2；其中，所述电源接口通过所述P
‑
MOS管Q1与所述LDO电路的输入端连接；所述LDO电路的输出端通过所述N
‑
MOS管Q2与所述MCU模块连接；所述MCU模块经过并联的电阻R1、电阻R2后，通过所述P
‑
MOS管Q1与所述LDO电路的输入端连接。2.根据权利要求1所述的测试电路，其特征在于，所述MCU模块包括：MCU
‑
PWR
‑
EN管脚和和MCU
‑
CTL管脚，其中，所述MCU
‑
PWR
‑
EN管脚，依次通过PNP三极管Q、所述电阻R1、电阻R2与所述P
‑
MOS管Q1连接，所述PNP三极管Q的发射极接地；所述MCU
‑
CTL管脚，通过电阻R3与所述N
‑
MOS管Q2连接。3.根据权利要求1所述的测试电路，其特征在于，所述LDO电路的输出端通过电阻R4和所述N
‑
MOS管Q2连接；所述N
‑
MOS管Q2的接地端接地；所述LDO电路的输出端连接由电阻R5，所述电阻R5接地。4.根据权利要求1至3任一项所述的测试电路，其特征在于，所述测试模块还包括二极管、电容C1和电容C2，其中，所述P
‑
MOS管Q1通过所述二极管与所述LDO电路的输入端连接，所述LDO电路的输入端和输出端分别连接有电容C1和电容C2；所述电容C1和电容C2接地。5.根据权利要求4任一项所述的测试电路，其特征在于，多个...

【专利技术属性】
技术研发人员：王龙林，孟俊贤，郑卓斌，王立磊，
申请(专利权)人：广州科语机器人有限公司，
类型：发明
国别省市：