一种基于veriloga语言的电路性能仿真建模方法技术

本发明专利技术涉及一种基于veriloga语言的电路性能仿真建模方法，属于建模技术领域。该方法根据模数转换器的可行性电路架构建立VerilogA行为级模型，包括顶层模块、第一级的带有非理想因素的模块、第二级～第四级的无噪声非理想因素模块和第五级的理想flash模块；其中，非理想因素包括内部非理想因素与外部非理想因素；所述内部非理想因素包括噪声非理想因素、电容失配、运放有限开环增益、运放输入失调电压、运放有限带宽和子DAC误差；外部非理想因素包括时钟抖动、压力和温度。本发明专利技术能使模数转换器的VerilogA建模更加贴合实际工作状态和测试结果。态和测试结果。态和测试结果。

【技术实现步骤摘要】
一种基于veriloga语言的电路性能仿真建模方法


[0001]本专利技术属于建模
，涉及一种基于veriloga语言的电路性能仿真建模方法。

技术介绍

[0002]模数转换器是模拟系统到数字系统的接口电路，具有应用广泛、高技术壁垒、不可替代等特点。在当前现有技术中，模数转换器的VerilogA模型主要是基于功能进行建模，无法表征模数转换器电路结构的整体性能，在系统功能评估中有不足。而现有模数转换器的VerilogA仿真建模准确度不高，无法对模数转换器准确的建立等效电路模型。

技术实现思路

[0003]有鉴于此，本专利技术的目的在于提供一种基于veriloga语言的电路性能仿真建模方法，实现对模数转换器的等效电路模型的准确建模，即使模数转换器的VerilogA建模更加贴合实际工作状态和测试结果。
[0004]为达到上述目的，本专利技术提供如下技术方案：
[0005]一种基于veriloga语言的电路性能仿真建模方法，根据模数转换器的可行性电路架构建立VerilogA行为级模型，在实现整体电路功能的同时，隐藏核心电路设计。其中，可行性电路架构包括整体电路架构、子ADC电路架构、MDAC采样项和积分项、包含1.5位冗余的5
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bitMDAC转移特性曲线。
[0006]建立的VerilogA行为级模型包括顶层模块100、第一级的带有非理想因素的模块110、第二级～第四级的无噪声非理想因素模块120和第五级的理想flash模块130。其中，非理想因素包括内部非理想因素与外部非理想因素；内部非理想因素主要包括：噪声非理想因素、电容失配、运放有限开环增益、运放输入失调电压、运放有限带宽和子DAC误差等；外部非理想因素主要包括时钟抖动、压力和温度等。
[0007]进一步，所述顶层模块100定义为VerilogA行为级模型的输入输出端口，以及例化模块的端口连接方式，从而使前一级的残差信息输出与后一级的模拟信号输入相连接。
[0008]进一步，所述带有非理想因素的模块110是包含非理想因素的单级流水线模型，具体是：将模拟输入信号转化为5bit的数字码字输出，同时向下一级输出余差信号；同时，在该模块中加入的非理想因素包括：噪声非理想因素(主要为系统噪声)、电容失配、运放有限开环增益、运放输入失调电压、运放有限带宽、子DAC误差和时钟抖动。
[0009]进一步，所述无噪声非理想因素模块120是无噪声非理想因素的单级流水线模型，具体是：在该模块中加入的非理想因素包括电容失配、运放有限开环增益、运放输入失调电压、运放有限带宽、子DAC误差和时钟抖动。
[0010]进一步，所述噪声非理想因素是将运放噪声直接设置为一个可调变量。
[0011]进一步，所述电容失配是将每级流水线传输曲线表达式中的单位电容乘以满足高斯分布的随机数。
[0012]进一步，添加运放有限开环增益与有限带宽是在每级的传输函数上叠加增益误差与反馈系数。
[0013]进一步，所述子DAC误差是在输入信号上叠加一定的电压量来等效。
[0014]进一步，所述时钟抖动是在触发电平上叠加满足高斯分布的随机电压量Vrand来等效。
[0015]本专利技术的有益效果在于：本专利技术构建了基于行为级语言VerilogA的行为级模型，通过非理想因素的引入，在保障模数转换器基本功能的同时，使模数转换器的VerilogA建模更加贴合实际工作状态和测试结果，增加了模型的可用性和真实性。
[0016]本专利技术的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本专利技术的实践中得到教导。本专利技术的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
[0017]为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作优选的详细描述，其中：
[0018]图1为本专利技术实施例中模数转换器的整体电路架构图；
[0019]图2为本专利技术实施例中模数转换器VerilogA建模整体架构图；
[0020]图3为运放噪声等效电路；
[0021]图4为输入失调电压的影响；
[0022]图5为f
in
＝9.45MHz，v
in
＝990mV，采样深度64kpoint理想模型的动态性能；
[0023]图6为部分非理想因素对动态性能的影响。
[0024]附图标记：100
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顶层模块，110
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带有非理想因素的模块，120
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无噪声非理想因素模块，130
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理想flash模块，140
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码字对齐电路模块
具体实施方式
[0025]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0026]请参阅图1～图6，本实施例针对一款16bit，5级流水线数模转换器的进行VerilogA建模。基本原理如图1所示，五级流水线的前四级每级提供5bit输出，包含1.5bit冗余，提供3bit有效输出，最后一级为4bit的flash模数转换器。五级流水线的输出通过数字码字对齐电路，最终实现16bit精度。
[0027]基于图1所示电路架构，建立VerilogA行为级模型的基本结构，如图2所示，基本结构包括：
[0028](1)顶层模块100
[0029]具体地，主要定义建模整体的输入输出端口，以及例化模块的端口连接方式，从而使前一级的残差信息输出与后一级的模拟信号输入相连接。
[0030](2)带有非理想因素的模块110：包含非理想因素的单级流水线模型。
[0031]具体地，模块110包含单级流水线的基本功能：将模拟输入信号转化为5bit的数字码字输出，同时向下一级输出余差信号。模块110也包含非理想因素：噪声非理想因素，主要为系统噪声；电容失配；运放有限开环增益；运放输入失调电压；运放有限带宽；子DAC误差；时钟抖动。
[0032](3)无噪声非理想因素模块120：无噪声非理想因素的单级流水线模型。
[0033]具体地，由于噪声的影响每级会衰减8倍，因此只在第一级(带有非理想因素的模块110)加入噪声非理想因素，中间三级(无噪声非理想因素模块120)主要非理想因素有：电容失配；运放有限开环增益；运放输入失调电压；运放有限带宽；子DAC误差；时钟抖动。
[0034](4)理想flash模块130：
[0035]根据图1电路架构，最后一级本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于veriloga语言的电路性能仿真建模方法，其特征在于，根据模数转换器的可行性电路架构建立VerilogA行为级模型，包括顶层模块(100)、第一级的带有非理想因素的模块(110)、第二级～第四级的无噪声非理想因素模块(120)和第五级的理想flash模块(130)；其中，非理想因素包括内部非理想因素与外部非理想因素；所述内部非理想因素包括噪声非理想因素、电容失配、运放有限开环增益、运放输入失调电压、运放有限带宽和子DAC误差；外部非理想因素包括时钟抖动、压力和温度。2.根据权利要求1所述的电路性能仿真建模方法，其特征在于，所述顶层模块(100)定义为VerilogA行为级模型的输入输出端口，以及例化模块的端口连接方式，从而使前一级的残差信息输出与后一级的模拟信号输入相连接。3.根据权利要求1所述的电路性能仿真建模方法，其特征在于，所述带有非理想因素的模块(110)是包含非理想因素的单级流水线模型，具体是：将模拟输入信号转化为5bit的数字码字输出，同时向下一级输出余差信号；同时，在该模块中加入的非理想因素包括：噪声非理想因素、电容失配、运放有限开环增益...

【专利技术属性】
技术研发人员：喻依虎，张中，李靖，
申请(专利权)人：电子科技大学重庆微电子产业技术研究院，
类型：发明
国别省市：