半导体对位结构及其制造方法技术

一种对位结构的制造方法包括：提供基板及复数个导电特征，导电特征间隔排列于基板上；在基板及导电特征上共形地沉积第一堆叠层，第一堆叠层上具有复数个凹入部；在第一堆叠层上形成牺牲层，移除部分的牺牲层以形成分别位于凹入部的复数个遮盖；以遮盖作为蚀刻遮罩对第一堆叠层进行非等向性蚀刻工艺，形成复数个第一堆叠部并露出导电特征；在第一堆叠部及导电特征上共形地沉积第二堆叠层；以及对第二堆叠层执行蚀刻光刻工艺，形成分别在第一堆叠部上的复数个第二堆叠部及分别暴露导电特征的复数个对位通孔。借此，能精准地利用对位通孔将半导体元件放置到导电特征上，使得半导体元件与导电特征接触并电性连接。与导电特征接触并电性连接。与导电特征接触并电性连接。

【技术实现步骤摘要】
半导体对位结构及其制造方法


[0001]本专利技术涉及一种对位结构及其制造方法，特别是用于半导体工艺的对位结构及其制造方法。

技术介绍

[0002]随着科技的进步与发展，电子设备的尺寸越来越小而对于各种效能的要求则越来越高。
[0003]因此，半导体结构中的各种元件(例如是电容和导电线路)也必须随之缩减，才能满足各种需求。然而，当半导体元件缩小后，各种元件之间将变得难以准确对齐和连接，这将严重的影响半导体结构的各种性能，甚至会使之无法运行。尤其是在尺寸越小的半导体结构中，这样的情况更加的明显。
[0004]因此，半导体产业中多个民营企业和相关学研单位已经投注大量资金、人力和时间进行研究，并亟欲改善这样的状况。

技术实现思路

[0005]有鉴于此，本专利技术的一目的在于提出一种可有解决上述问题的半导体对位结构的制造方法，其包括:提供基板及复数个导电特征，其中复数个导电特征间隔排列于基板上；在基板及复数个导电特征上共形地沉积第一堆叠层，其中第一堆叠层上具有复数个凹入部；在第一堆叠层上形成牺牲层，接着移除部分的牺牲层以形成复数个遮盖于复数个凹入部；以复数个遮盖作为蚀刻遮罩对第一堆叠层进行非等向性蚀刻工艺并形成复数个第一堆叠部，进而露出复数个导电特征；在复数个第一堆叠部及复数个导电特征上共形地沉积第二堆叠层；以及对第二堆叠层执行蚀刻光刻工艺，进而形成复数个第二堆叠部及复数个对位通孔，其中复数个第二堆叠部分别位于复数个第一堆叠部上方，复数个对位通孔分别暴露复数个导电特征。
[0006]在本专利技术的一个或多个实施方式中，制造方法还包括:在形成复数个对位通孔前，在第二堆叠层上形成介电层，其中所形成的复数个对位通孔还穿过介电层。
[0007]在本专利技术的一个或多个实施方式中，在复数个第一堆叠部及复数个导电特征上形成第二堆叠层之前，选择性地移除遮盖。
[0008]在本专利技术的一个或多个实施方式中，第一堆叠层的厚度大于第二堆叠层的厚度。
[0009]在本专利技术的一个或多个实施方式中，其中第二堆叠层是由原子层沉积工艺所形成。
[0010]本专利技术的另一个目的在于提供一种半导体对位结构包括基板、复数个导电特征与复数个堆叠结构。复数个堆叠结构与复数个导电特征交替排列于基板上，复数个堆叠结构中的每一者具有第一堆叠部及第一堆叠部上方的第二堆叠部，其中复数个堆叠结构的高度大于复数个导电特征的高度。
[0011]在本专利技术的一个或多个实施方式中，第一堆叠部或第二堆叠部具有凹入顶部。
[0012]在本专利技术的一个或多个实施方式中，导电特征的宽度小于或等于40nm。
[0013]在本专利技术的一个或多个实施方式中，堆叠结构还包括介电上部，介电上部设置于堆叠结构上方。
[0014]在本专利技术的一个或多个实施方式中，堆叠结构和相邻导电特征的高度差与导电特征的宽度的比值大致介于30至35。
[0015]综上所述，本专利技术提供一种用于半导体元件的对位结构及其制造方法，能精准地利用对位通孔将半导体元件放置到导电特征上，使得半导体元件与导电特征接触并电性连接。借此，能避免小尺寸的半导体元件因为工艺问题而无法精准地互相连接，进而可以避免短路或甚至半导体元件无法运作的情形发生。
附图说明
[0016]为达成上述的优点和特征，将参考实施方式对上述简要描述的原理进行更具体的阐释，而具体实施方式被展现在附图中。这些附图仅例示性地描述本专利技术，因此不限制专利技术的范围。通过附图，将清楚解释本专利技术的原理，且附加的特征和细节将被完整描述，其中：
[0017]图1根据本专利技术一个或多个实施方式绘示半导体对位结构的制造方法的流程图；以及
[0018]图2至图9用于表示图1中制造方法的各个步骤的截面示意图。
具体实施方式
[0019]以下将以附图揭露本专利技术的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。除此之外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示。
[0020]请参考图1。图1根据本专利技术一个或多个实施方式绘示半导体对位结构的制造方法100的流程图。半导体对位结构的制造方法100始于步骤110，步骤110为提供基板及复数个导电特征，其中复数个导电特征间隔排列于基板上。接着进行到步骤120，步骤120为在基板及复数个导电特征上共形地沉积第一堆叠层，其中第一堆叠层上具有复数个凹入部。接着进行到步骤130，步骤130为在第一堆叠层上形成牺牲层，接着移除部分的牺牲层以形成分别位于复数个凹入部的复数个遮盖。接着进行到步骤140，步骤140为以复数个遮盖作为蚀刻遮罩对第一堆叠层进行非等向性蚀刻工艺并形成复数个第一堆叠部，进而露出复数个导电特征。接着进行到步骤150，步骤150为在复数个第一堆叠部及复数个导电特征上共形地沉积第二堆叠层。接着进行到步骤160，步骤160为对第二堆叠层执行蚀刻光刻工艺，进而形成复数个第二堆叠部及复数个对位通孔，其中复数个第二堆叠部分别位于复数个第一堆叠部上方，复数个对位通孔分别暴露复数个导电特征。
[0021]图2至图9用于表示图1中制造方法100的各个步骤的截面示意图。请参考图2，图2可表示为制造方法100的步骤110，其中复数个导电特征220是等间隔地排列于基板210上。此外，基板210可以包含掺杂或未掺杂的半导体材料(诸如硅)，或者绝缘体上半导体(SOI)基板的有源层。基板210也可以包含其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、
AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。除此之外，集成电路元件可以形成在基板210，集成电路元件包括晶体管(例如，互补金氧半导体(CMOS)晶体管)、电阻器、电容器、二极管等。
[0022]除此之外，可以借由化学气相沉积、物理气相沉积、镀敷(例如，电镀或无电镀敷)或其他合适的方法在基板210上形成导电层，接着对导电层施加适合的蚀刻光刻工艺(litho
‑
etch process)进而形成复数个导电特征220。举例来说，导电特征220可以是接触窗并且电性连接基板210内晶体管的闸极、源极或汲极，但本专利技术并不以此为限。此外，导电特征220也可以是其他的导电结构(例如是金属导线)。
[0023]请参考图3，图3可代表步骤120，步骤120为在基板210及复数个导电特征220上共形地沉积第一堆叠层230，其中第一堆叠层230上具有复数个第一凹入部231。具体而言，第一堆叠层230的厚度大于20nm，而第一堆叠层230可以是由等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition；PECVD)或原子层沉积(Atomic Layer Depo本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体对位结构的制造方法，其特征在于，包括：提供基板及复数个导电特征，该些导电特征间隔排列于该基板上；在该基板及该些导电特征上共形地沉积第一堆叠层，其中该第一堆叠层上具有复数个凹入部；在该第一堆叠层上形成牺牲层，接着移除部分的该牺牲层以形成分别位于复数个凹入部的复数个遮盖；以该些遮盖作为蚀刻遮罩对该第一堆叠层进行非等向性蚀刻工艺，进而露出该些导电特征并形成复数个第一堆叠部；在该些第一堆叠部及该些导电特征上共形地沉积第二堆叠层；以及对该第二堆叠层执行蚀刻光刻工艺，进而形成复数个第二堆叠部及复数个对位通孔，其中该些第二堆叠部分别位于该些第一堆叠部上方，且该些对位通孔分别暴露该些导电特征。2.根据权利要求1所述的制造方法，其特征在于，还包括:在形成该些对位通孔前，在该第二堆叠层上形成介电层，其中所形成的该些对位通孔还穿过该介电层。3.根据权利要求1所述的制造方法，其特征在于，在该些第一堆叠部及该些导电特征上形成该第二堆叠层之前，选择性地移除该些遮...

【专利技术属性】
技术研发人员：赖朝文，龚耀雄，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：