占空比可调节的单端时钟转差分电路制造技术

本申请涉及一种占空比可调节的单端时钟转差分电路，包括：占空比调节模块、转差分模块、占空比检测模块、采样比较器和控制模块。其中，占空比调节模块的输入端连接控制模块的输出端；输出端连接转差分模块的输入端；转差分模块的输出端连接占空比检测模块的输入端；占空比检测模块的输出端连接采样比较器的输入端；采样比较器的输出端连接控制模块的输入端。本申请中的技术方案，根据转差分模块输出的第一时钟输出信号和第二时钟输出信号的占空比的比较结果，来通过占空比调节模块对时钟输入信号的占空比进行调节，从而解决时钟信号的占空比恶化的问题，进而解决了时钟信号的占空比恶化导致系统的抖动性能恶化的问题。空比恶化导致系统的抖动性能恶化的问题。空比恶化导致系统的抖动性能恶化的问题。

【技术实现步骤摘要】
占空比可调节的单端时钟转差分电路


[0001]本申请涉及集成电路设计
，尤其涉及一种占空比可调节的单端时钟转差分电路。

技术介绍

[0002]随着集成电路技术的发展，以及人们对数据通信的带宽要求的不断增长，高速以及低功耗成为了SerDes（SERializer/DESerializer，串行器/解串器）技术的两大主流方向。低功耗高速SerDes一般采用半速率结构，即时钟信号的频率为数据信号的一半。半速率结构可有效的降低时钟信号的速率，从而降低芯片设计难度以及芯片功耗。然而，半速率系统需要时钟信号的双边沿进行采样，这就导致时钟信号的占空比直接影响整个系统的抖动性能。尤其当数据传输速率较高时，时钟的上升沿和下降沿由于受到晶体管工作频率的限制而变得较为缓慢。外界环境的变化（工艺角、温度、电源电压）会导致逻辑门电路的上升沿和下降沿的时间不匹配，从而导致时钟信号的占空比恶化，最终导致系统的抖动性能恶化。

技术实现思路

[0003]为至少在一定程度上克服相关技术中外界环境的变化导致逻辑门电路的上升沿和下降沿的时间不匹配，从而导致时钟信号的占空比恶化，最终导致系统的抖动性能恶化的问题，本申请提供一种占空比可调节的单端时钟转差分电路。
[0004]本申请的方案如下：一种占空比可调节的单端时钟转差分电路，包括：占空比调节模块、转差分模块、占空比检测模块、采样比较器和控制模块；所述占空比调节模块的输入端连接所述控制模块的输出端；输出端连接所述转差分模块的输入端；所述转差分模块的输出端连接所述占空比检测模块的输入端；所述占空比检测模块的输出端连接所述采样比较器的输入端；所述采样比较器的输出端连接所述控制模块的输入端；所述占空比调节模块用于接入时钟输入信号并将所述时钟输入信号发送到所述转差分模块；所述转差分模块用于将所述时钟输入信号进行差分处理，并输出第一时钟输出信号和第二时钟输出信号；所述占空比检测模块用于检测第一时钟输出信号和第二时钟输出信号的占空比，并将第一时钟输出信号和第二时钟输出信号的占空比发送到所述采样比较器；所述采样比较器用于生成第一时钟输出信号和第二时钟输出信号的占空比的比较结果，并将所述比较结果发送到所述控制模块；所述控制模块用于根据所述比较结果向所述占空比调节模块输出不同的控制信号；
所述占空比调节模块用于根据所述控制信号调节所述时钟输入信号的占空比，以调节所述第一时钟输出信号和所述第二时钟输出信号的占空比。
[0005]优选地，所述控制信号为多数位控制信号；所述占空比调节模块包括：第一与非门逻辑电路、第二与非门逻辑电路和数字控制占空比单元；所述数字控制占空比单元包括：第一调节反相器、第二调节反相器、第一开关电容阵列组和第二开关电容阵列组；所述第一调节反相器的输入端接入所述时钟输入信号和多数位控制信号中的高数位控制信号；输出端连接所述第一开关电容阵列组；所述第二调节反相器的输入端连接所述第一开关电容阵列组；输出端连接所述第二开关电容阵列组；所述第二开关电容阵列组输出所述时钟输入信号；所述第一与非门逻辑电路的输入端分别接入多数位控制信号中的高数位控制信号和低数位控制信号；输出端连接所述第一开关电容阵列组；所述第二与非门逻辑电路的输入端分别接入多数位控制信号中的低数位控制信号和所述第一调节反相器的输出端；输出端连接所述第二开关电容阵列组。
[0006]优选地，所述开关电容包括：第一NMOS（N
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Metal
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Oxide
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Semiconductor，N型金属
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氧化物
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半导体）晶体管和第二NMOS晶体管；所述第一NMOS晶体管源极和漏极接地，栅级连接所述第二NMOS晶体管的源极；所述第二NMOS晶体管的栅极接入所述多数位控制信号，漏极为输出。
[0007]优选地，所述控制模块具体用于，在第一时钟输出信号的占空比小于第二时钟输出信号时，设置初始多数位控制信号的高数位和低数位均为0，并使多数位控制信号的低数位作+1处理，直至第一时钟输出信号的占空比大于第二时钟输出信号；在第一时钟输出信号的占空比大于第二时钟输出信号时，设置初始多数位控制信号的高数位为1，低数位为0，并使多数位控制信号的低数位作+1处理，直至第一时钟输出信号的占空比小于第二时钟输出信号。
[0008]优选地，所述控制模块具体还用于，使多数位控制信号的低数位作+1处理后，直至第一时钟输出信号的占空比首次大于第二时钟输出信号时，使多数位控制信号的低数位作
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1处理，直至第一时钟输出信号的占空比小于第二时钟输出信号，再将多数位控制信号的低数位作+1处理；使多数位控制信号的低数位作+1处理后，直至第一时钟输出信号的占空比首次小于第二时钟输出信号时，使多数位控制信号的低数位作
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1处理，直至第一时钟输出信号的占空比大于第二时钟输出信号，再将多数位控制信号的低数位作+1处理。
[0009]优选地，所述多数位控制信号包括一个高数位和四个低数位；所述第一开关电容阵列组和所述第二开关电容阵列组均为4bit开关电容阵列，且阵列中的电容个数比为8：4：2：1。
[0010]优选地所述数字控制占空比单元为多级。
[0011]优选地，所述转差分模块包括：第一转差分反相器、第二转差分反相器、第三转差分反相器、第四转差分反相器、
第五转差分反相器、第六转差分反相器、第七转差分反相器、第八转差分反相器和CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）传输门；所述第一转差分反相器的输入端接入时钟输入信号，输出端分别连接所述第二转差分反相器的输入端和所述CMOS传输门的输入端；所述第二转差分反相器的输出端连接所述第三转差分反相器的输入端；所述第三转差分反相器的输出端分别连接所述第四转差分反相器的输入端和所述第八转差分反相器的输入端；所述第四转差分反相器的输出端输出所述第一时钟输出信号；所述第五转差分反相器的输出端分别连接所述第六转差分反相器的输入端和所述第七转差分反相器的输入端；所述第六转差分反相器的输出端输出所述第二时钟输出信号；所述第七转差分反相器的输出端连接所述第四转差分反相器的输入端；所述第八转差分反相器的输出端连接所述第六转差分反相器的输入端。
[0012]优选地，所述第一转差分反相器和所述CMOS传输门的输出为同相时钟信号；所述第一转差分反相器和所述第二转差分反相器的输出为反相时钟信号；所述CMOS传输门的延时时间与所述第二转差分反相器相同。
[0013]优选地，所述占空比检测模块包括：并联的第一占空比检测支路和第二占空比检测支路；所述第一占空比检测支路上设置有第一电阻；所述第二占空比检测支路上设置有第二电阻；所述第一占空比检测支路和所述第二占空比检测支路间连接有电容。
[0014]本申请提供的技术方案可以包括以下有益效果：本申请中的占空比可调节的单端时钟转差分电路，包括：占空比调节模块、转差分模块、占空本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比可调节的单端时钟转差分电路，其特征在于，包括：占空比调节模块、转差分模块、占空比检测模块、采样比较器和控制模块；所述占空比调节模块的输入端连接所述控制模块的输出端；输出端连接所述转差分模块的输入端；所述转差分模块的输出端连接所述占空比检测模块的输入端；所述占空比检测模块的输出端连接所述采样比较器的输入端；所述采样比较器的输出端连接所述控制模块的输入端；所述占空比调节模块用于接入时钟输入信号并将所述时钟输入信号发送到所述转差分模块；所述转差分模块用于将所述时钟输入信号进行差分处理，并输出第一时钟输出信号和第二时钟输出信号；所述占空比检测模块用于检测第一时钟输出信号和第二时钟输出信号的占空比，并将第一时钟输出信号和第二时钟输出信号的占空比发送到所述采样比较器；所述采样比较器用于生成第一时钟输出信号和第二时钟输出信号的占空比的比较结果，并将所述比较结果发送到所述控制模块；所述控制模块用于根据所述比较结果向所述占空比调节模块输出不同的控制信号；所述占空比调节模块用于根据所述控制信号调节所述时钟输入信号的占空比，以调节所述第一时钟输出信号和所述第二时钟输出信号的占空比。2.根据权利要求1所述的电路，其特征在于，所述控制信号为多数位控制信号；所述占空比调节模块包括：第一与非门逻辑电路、第二与非门逻辑电路和数字控制占空比单元；所述数字控制占空比单元包括：第一调节反相器、第二调节反相器、第一开关电容阵列组和第二开关电容阵列组；所述第一调节反相器的输入端接入所述时钟输入信号和多数位控制信号中的高数位控制信号；输出端连接所述第一开关电容阵列组；所述第二调节反相器的输入端连接所述第一开关电容阵列组；输出端连接所述第二开关电容阵列组；所述第二开关电容阵列组输出所述时钟输入信号；所述第一与非门逻辑电路的输入端分别接入多数位控制信号中的高数位控制信号和低数位控制信号；输出端连接所述第一开关电容阵列组；所述第二与非门逻辑电路的输入端分别接入多数位控制信号中的低数位控制信号和所述第一调节反相器的输出端；输出端连接所述第二开关电容阵列组。3.根据权利要求2所述的电路，其特征在于，所述开关电容包括：第一NMOS晶体管和第二NMOS晶体管；所述第一NMOS晶体管源极和漏极接地，栅级连接所述第二NMOS晶体管的源极；所述第二NMOS晶体管的栅极接入所述多数位控制信号，漏极为输出。4.根据权利要求2所述的电路，其特征在于，所述控制模块具体用于，在第一时钟输出信号的占空比小于第二时钟输出信号时，设置初始多数位控制信号的高数位和低数位均为0，并使多数位控制信号的低数位作+1处理，直至第一时钟输出信号的占空比大于第二时钟
输出信号；在第一时钟输出信号的占空比大于第二时钟输...

【专利技术属性】
技术研发人员：王晖，
申请(专利权)人：北京超摩科技有限公司，
类型：发明
国别省市：