一种应用于高速时钟处理系统中的可控延时设备技术方案

本申请涉及一种应用于高速时钟处理系统中的可控延时设备，包括：数字控制模块、第一延时控制模块和第二延时控制模块。数字控制模块产生数字控制信号，第一延时控制模块接入数字控制信号中的低位数字控制信号，并根据低位数字控制信号对时钟信号进行高精度延时控制；第二延时控制模块接入数字控制信号中的高位数字控制信号，并根据高位数字控制信号对时钟信号进行低精度延时控制。本申请中，时钟信号首先输入第一延时控制模块，第一延时控制模块用于实现高精度的延时控制，然后再通过第二延时控制模块增加时钟信号整体的延时范围，实现了时钟信号延时控制精度与范围的同时满足，解决了现有技术中接收端的数据以及时钟的相位不完全匹配的问题。完全匹配的问题。完全匹配的问题。

【技术实现步骤摘要】
一种应用于高速时钟处理系统中的可控延时设备


[0001]本申请涉及集成电路
，尤其涉及一种应用于高速时钟处理系统中的可控延时设备。

技术介绍

[0002]随着集成电路技术的发展，以及人们对数据通信的带宽要求的不断增长，高速以及低功耗已经成为短距离多通道SerDes（SERializer/DESerializer，串行器/解串器）技术的两大主流方向。由于短距离多通道SerDes系统中，每个通道的PCB（Printed Circuit Board，印制电路板）走线延时会有失配，同时集成电路制造过程中每个通道之间的光照生产不完全相同，使得接收端的数据以及时钟的相位不完全匹配，导致数据接收端出现误码。

技术实现思路

[0003]为至少在一定程度上克服相关技术中每个通道的PCB走线延时会有失配，同时集成电路制造过程中每个通道之间的光照生产不完全相同，使得接收端的数据以及时钟的相位不完全匹配的问题，本申请提供一种应用于高速时钟处理系统中的可控延时设备。
[0004]本申请的方案如下：一种应用于高速时钟处理系统中的可控延时设备，包括：数字控制模块、第一延时控制模块和第二延时控制模块；所述数字控制模块分别连接所述第一延时控制模块和第二延时控制模块；所述第一延时控制模块的输入端接入时钟信号，输出端连接所述第二延时控制模块的输入端；所述第二延时控制模块的输出端输出时钟信号；所述数字控制模块用于产生数字控制信号；所述第一延时控制模块用于接入数字控制信号中的低位数字控制信号，并根据所述低位数字控制信号对所述时钟信号进行高精度延时控制；所述第二延时控制模块用于接入数字控制信号中的高位数字控制信号，并根据所述高位数字控制信号对所述时钟信号进行低精度延时控制。
[0005]优选地，所述第一延时控制模块包括：多级第一延时控制单元；所述第二延时控制模块包括：译码器和多级第二延时控制单元；所述译码器用于将所述高位数字控制信号进行译码，并输出译码真值信号。
[0006]优选地，所述第一延时控制单元包括：第一反相器、第二反相器、第三反相器、第四反相器和开关电容阵列组；所述第一反相器的输入端接入时钟信号，输出端连接所述第二反相器的输入端；所述第二反相器的输出端连接所述开关电容阵列组和所述第三反相器的输入端；所述第三反相器的输出端连接所述第四反相器的输入端；所述第四反相器的输出端输出时钟信号。
[0007]优选地，所述开关电容阵列组包括多个顺序连接的开关电容阵列，且开关电容阵列中的开关电容个数呈等比数列；所述低位数字控制信号中的各位数字控制信号与所述开关电容阵列组中的各开关电容阵列一一对应。
[0008]优选地，所述开关电容包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；所述第二PMOS管的栅极连接所述第一PMOS管的源极；源极和漏极连接电源；所述第一PMOS管的栅极接入所述低位数字控制信号的二进制取反信号；漏极连接所述第一NMOS管的漏极；所述第一NMOS管的栅极接入所述低位数字控制信号；源极连接所述第二NMOS管的栅极；所述第二NMOS管的源极和漏极接地。
[0009]优选地，所述第二延时控制单元包括：第五反相器、第一与非门、第二与非门和第三与非门；所述第五反相器的输入端接入所述译码真值信号；输出端连接所述第一与非门的输入端；所述第一与非门的输入端接入所述时钟信号；输出端连接所述第三与非门的输入端；所述第二与非门的输入端接入所述时钟信号和所述译码真值信号；输出端连接下一级第二延时控制单元中的第一与非门的输入端；所述第三与非门的输入端接入下一级第二延时控制单元中的第三与非门的输出端；输出端输出所述时钟信号。
[0010]优选地，所述时钟信号经过的第二延时控制单元个数与所述高位数字控制信号的数值正相关。
[0011]优选地，所述数字控制模块在产生数字控制信号时，所述高位数字控制信号每变化一次，使所述低位数字控制信号循环一个周期。
[0012]本申请提供的技术方案可以包括以下有益效果：本申请中应用于高速时钟处理系统中的可控延时设备，包括：数字控制模块、第一延时控制模块和第二延时控制模块。数字控制模块分别连接第一延时控制模块和第二延时控制模块；第一延时控制模块的输入端接入时钟信号，输出端连接第二延时控制模块的输入端；第二延时控制模块的输出端输出时钟信号。实施时，数字控制模块产生数字控制信号，第一延时控制模块接入数字控制信号中的低位数字控制信号，并根据低位数字控制信号对时钟信号进行高精度延时控制；第二延时控制模块接入数字控制信号中的高位数字控制信号，并根据高位数字控制信号对时钟信号进行低精度延时控制。本申请中的技术方案，时钟信号首先输入第一延时控制模块，第一延时控制模块用于实现高精度的延时控制，然后再通过第二延时控制模块增加时钟信号整体的延时范围，实现了时钟信号延时控制精度与范围的同时满足，解决了现有技术中接收端的数据以及时钟的相位不完全匹配的问题。
[0013]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
[0014]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
[0015]图1是本申请一个实施例提供的一种应用于高速时钟处理系统中的可控延时设备的示意框图；图2是本申请一个实施例提供的一种应用于高速时钟处理系统中的可控延时设备的结构示意图；图3是本申请一个实施例提供的一种第一延时控制模块的结构示意图；图4是本申请一个实施例提供的一种第二延时控制模块的结构示意图；图5是本申请一个实施例提供的4位高位数字控制信号与译码真值信号的对应表。
[0016]附图标记：数字控制模块
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1；第一延时控制模块
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2；第一延时控制单元
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21；第二延时控制模块
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3；译码器
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31；第二延时控制单元
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32；第一反相器
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INV1；第二反相器
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INV2；第三反相器
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INV3；第四反相器
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INV4；开关电容阵列组
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SCA；第一PMOS管
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MP1；第二PMOS管
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MP2；第一NMOS管
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NP1；第二NMOS管
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NP2；第五反相器
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INV5；第一与非门
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ND1；第二与非门
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ND2；第三与非门
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ND3。
具体实施方式
[0017]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于高速时钟处理系统中的可控延时设备，其特征在于，包括：数字控制模块、第一延时控制模块和第二延时控制模块；所述数字控制模块分别连接所述第一延时控制模块和第二延时控制模块；所述第一延时控制模块的输入端接入时钟信号，输出端连接所述第二延时控制模块的输入端；所述第二延时控制模块的输出端输出时钟信号；所述数字控制模块用于产生数字控制信号；所述第一延时控制模块用于接入数字控制信号中的低位数字控制信号，并根据所述低位数字控制信号对所述时钟信号进行高精度延时控制；所述第二延时控制模块用于接入数字控制信号中的高位数字控制信号，并根据所述高位数字控制信号对所述时钟信号进行低精度延时控制。2.根据权利要求1所述的设备，其特征在于，所述第一延时控制模块包括：多级第一延时控制单元；所述第二延时控制模块包括：译码器和多级第二延时控制单元；所述译码器用于将所述高位数字控制信号进行译码，并输出译码真值信号。3.根据权利要求2所述的设备，其特征在于，所述第一延时控制单元包括：第一反相器、第二反相器、第三反相器、第四反相器和开关电容阵列组；所述第一反相器的输入端接入时钟信号，输出端连接所述第二反相器的输入端；所述第二反相器的输出端连接所述开关电容阵列组和所述第三反相器的输入端；所述第三反相器的输出端连接所述第四反相器的输入端；所述第四反相器的输出端输出时钟信号。4.根据权利要求3所述的设备，其特征在于，所述开关电容阵列组包括多个顺序连接的开关电容阵列，且开关电容阵列中的开关电容个数呈等...

【专利技术属性】
技术研发人员：王晖，
申请(专利权)人：北京超摩科技有限公司，
类型：发明
国别省市：