高速多相时钟产生电路、串行器及电子设备制造技术

本发明专利技术提供了一种高速多相时钟产生电路、串行器及电子设备，该高速多相时钟产生电路包括电性连接的倍频相位产生模块以及多相时钟重组模块；倍频相位产生模块接收多个基频时钟信号，并对其分组进行第一处理，形成至少两组倍频相位信号组；多相时钟重组装置接收至少两组倍频相位信号组中的倍频相位信号并将其进行分组重组与补偿，进而每组中的高速时钟信号的有效信号时间均大于对应的用于重组的倍频相位信号的有效信号时间。从而使得该高速时钟信号既可支持高速应用，又能解决因倍频相位产生模块带来的时延而导致的信号传输质量不好的问题。的问题。的问题。

【技术实现步骤摘要】
高速多相时钟产生电路、串行器及电子设备


[0001]本专利技术涉及半导体芯片领域，尤其涉及一种高速多相时钟产生电路、串行器及电子设备。

技术介绍

[0002]近些年来，高速串行通信技术在高速数据通信领域，尤其是在光纤数据传播、短距离芯片互联等领域中被广泛应用，其传输速度远大于传统的并行通信技术。
[0003]目前常用的高速串行接口，包括USB、RJ45接口、交换机的串口等等，被广泛地应用在需要高速数据交换的设备与系统中，其中，高速串行接口发射端中串行器的性能是实现数据高速传输的关键。
[0004]现在常用的串行器需要利用同一频率的多相位时钟，相邻两个时钟信号的相位差相同，两个相邻相位的时钟信号通过传输门进行逻辑运算得到多个非交叠的信号，将该信号输入至所需装置，所需装置利用该信号的跳变沿触发工作。
[0005]然而，在时钟信号通过传输门进行逻辑运算时，由于受到标准单元的速度限制和电路拓扑结构限制，输出的信号会有传输延时。这种情况下，输出的倍频相位信号沿边沿变化缓慢、有效信号时间较少，将这种信号输入至所需装置，会造成所需装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速多相时钟产生电路，其特征在于，包括电性连接的倍频相位产生模块以及多相时钟重组模块；其中：所述倍频相位产生模块用于接收多个基频时钟信号，并将所述多个基频时钟信号分组进行第一处理，形成至少两组倍频相位信号组，每组倍频相位信号组均包括多个倍频相位信号，且至少存在两组倍频相位信号组之间的倍频相位信号互为一一对应的反相信号；其中，所述第一处理包括占空比处理，以使得倍频相位信号的占空比小于对应的基频时钟信号的占空比；且所述多个基频时钟信号之间的相位不同，所述每组倍频相位信号组所包括的多个倍频相位信号之间的相位不同；所述多相时钟重组模块用于接收所述至少两组倍频相位信号组中的倍频相位信号，并对接收到的倍频相位信号进行分组重组，对所述倍频相位信号进行补偿，以形成多组高速时钟信号组，每组高速时钟信号组均至少包括两个相位相反的高速时钟信号，不同组的高速时钟信号之间的相位不同。2.根据权利要求1所述的高速多相时钟产生电路，其特征在于，所述对接收到的倍频相位信号进行分组重组，具体为：对于第i组高速时钟信号组中的两个高速时钟信号，采用的为互为一一对应的反相信号的两组倍频相位信号组中的第1组的第i
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1个倍频相位信号与第2组的第i个倍频相位信号作为其中的一个高速时钟信号的用于重组的倍频相位信号；且采用第1组的第i个倍频相位信号与第2组的第i
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1个倍频相位信号作为其中的另一个高速时钟信号的用于重组的倍频相位信号；其中，所述第1组中的所有倍频相位信号与所述第2组中的所有的倍频相位信号的排序为按照相位大小依序进行排序；其中高速时钟信号组的总数量为N组，第1组与第2组的倍频相位信号的数量分别为M个，i、N、M为正整数，且i≥1，N≥2，M≥N≥i。3.根据权利要求2所述的高速多相时钟产生电路，其特征在于，所述多相时钟重组模块包括N组选通信号单元组，每组选通信号单元组包括两个逻辑门电路单元；第i组选通信号单元组中的一个逻辑门电路单元用于接收所述第1组的第i
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1个倍频相位信号与第2组的第i个倍频相位信号，并对所述第1组的第i
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1个倍频相位信号与第2组的第i个倍频相位信号进行逻辑组合后输出第i组高速时钟信号组中的一个高速时钟信号；第i组选通信号单元组中的另一个逻辑门电路单元用于接收所述第1组的第i个倍频相位信号与第2组的第i
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1个倍频相位信号，并对所述第1组的第i个倍频相位信号与第2组的第i
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1个倍频相位信号进行逻辑组合后输出第i组高速时钟信号组中的另一个高速时钟信号。4.根据权利要求3所述的高速多相时钟产生电路，其特征在于，第1组与第2组中的第1个倍频相位信号分别与同一组的第N个倍频相位信号重合。5.根据权利要求3所述的高速多相时钟产生电路，其特征在于，所述逻辑门电路单元为CMOS单管逻辑门电路，所述CMOS单管逻辑门...

【专利技术属性】
技术研发人员：龙爽，
申请(专利权)人：北京超摩科技有限公司，
类型：发明
国别省市：