一种多种电平输出的串行接口发送端驱动装置制造方法及图纸

本发明专利技术提供的一种多种电平输出的串行接口发送端驱动装置包括：数据信号处理单元、多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个驱动级、多个前级P驱动单元、多个前级N驱动单元和多个辅助驱动级；所述数据信号处理单元的输出端与多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个前级P驱动单元和前级N驱动单元连接；多个所述前级P辅助驱动单元和多个所述前级N辅助驱动单元的输出端分别与多个所述驱动级连接；所述前级P驱动单元和所述前级N驱动单元的输出端分别与所述辅助驱动级连接。能大大减少档位的设置，中间电平V10

【技术实现步骤摘要】
一种多种电平输出的串行接口发送端驱动装置


[0001]本专利技术涉及模拟集成电路设计领域，尤其涉及一种多种电平输出的串行接口发送端驱动装置。

技术介绍

[0002]随着半导体行业的发展，特别是在传输接口的发展上，人们对传输速率的要求越来越高，高速串行接口正在取代传统的并行传输成为新一代高速接口的主流。传统通用串行接口如PCI
‑
Express(peripheral component interconnect express)，压差分信号LVDS(Low Voltage Differential Signal)。其中发送端驱动装置是与封装直接相连接的部分，其输出电平一般可为高低两值电平(不归零编码NRZ)或者四电平脉冲幅度调制PAM4；对比这两项技术，NRZ信号采用高、低两种信号电平表示数字逻辑信号的1、0，每个时钟周期可以传输1bit的逻辑信息。PAM4的信号则采用4个不同的信号电平进行信号传输，每个时钟周期可以传输2bit的逻辑信息，即00、01、10、11。因此，在同样的波特率条件下，PAM4信号比特速率是NRZ信号的2倍，令传输效率提高一倍，逐渐受到重视。
[0003]现有的NRZ、PAM4串行接口的发送端驱动级装置输出一般采用很多不同驱动强度的驱动级进行组合最终组合出2个或者4个不同的信号电平，需要的驱动级档位多，控制复杂，功耗面积都消耗较大。

技术实现思路

[0004]鉴于上述问题，提出了本专利技术以便提供克服上述问题或者至少部分地解决上述问题的一种多种电平输出的串行接口发送端驱动装置。
[0005]根据本专利技术的一个方面，提供了一种多种电平输出的串行接口发送端驱动装置包括：
[0006]数据信号处理单元、多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个驱动级、多个前级P驱动单元、多个前级N驱动单元和多个辅助驱动级；
[0007]所述数据信号处理单元的输出端与多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个前级P驱动单元和前级N驱动单元连接；
[0008]多个所述前级P辅助驱动单元和多个所述前级N辅助驱动单元的输出端分别与多个所述驱动级连接；
[0009]所述前级P驱动单元和所述前级N驱动单元的输出端分别与所述辅助驱动级连接。
[0010]可选的，所述驱动级具体包括：第一辅助PMOS管阵列和第一辅助NMOS管阵列；所述第一辅助PMOS管阵列为n个尺寸不同的PMOS管，所述第一辅助NMOS管阵列为n个尺寸不同的NMOS管；
[0011]所述第一辅助PMOS管阵列的栅极与所述前级P辅助驱动单元连接；
[0012]所述第一辅助PMOS管阵列的漏极与电源连接，所述第一辅助PMOS管阵列的源极与所述第一辅助NMOS管的漏极连接，所述第一辅助NMOS管阵列的栅极与所述前级N驱动单元
连接，所述第一辅助NMOS管阵列的源极与地线连接。
[0013]可选的，所述辅助驱动级具体包括：第二NMOS管阵列和第二PMOS管阵列；所述第二NMOS管阵列为n个尺寸不同的NMOS管，所述第二PMOS管阵列为n个尺寸不同的PMOS管；
[0014]所述第二NMOS管阵列的漏极与电源连接，所述第二NMOS管阵列的栅极与所述前级P驱动单元连接，所述第二NMOS管阵列的源极与所述第二PMOS管阵列的漏极连接；
[0015]所述前级N驱动单元与所述第二PMOS管阵列的栅极连接，所述第二PMOS管阵列的源极与地线连接。
[0016]可选的，所述数据信号处理单元具体包括：数据相位延迟模块、高速数据多路选择阵列、数据权重控制模块和高速多相位时钟产生装置；
[0017]所述数据相位延迟模块，用于输入低速N位数据输入；
[0018]所述数据权重控制模块与所述数据相位延迟模块连接；
[0019]所述数据相位延迟模块将具有不同延迟相位的N位数据发送至所述高速数据多路选择阵列；
[0020]所述高速多相位时钟产生装置将多相位时钟信号发送至所述高速数据多路选择阵列；
[0021]所述高速数据多路选择阵列输出n位辅助PMOS权重信号、n位辅助NMOS权重信号、k位NMOS权重信号和k位PMOS权重信号。
[0022]本专利技术提供的一种多种电平输出的串行接口发送端驱动装置包括：数据信号处理单元、多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个驱动级、多个前级P驱动单元、多个前级N驱动单元和多个辅助驱动级；所述数据信号处理单元的输出端与多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个前级P驱动单元和前级N驱动单元连接；多个所述前级P辅助驱动单元和多个所述前级N辅助驱动单元的输出端分别与多个所述驱动级连接；所述前级P驱动单元和所述前级N驱动单元的输出端分别与所述辅助驱动级连接。能大大减少档位的设置，中间电平V10 V01电平值稳定在VTHP和VDD
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VTHN附近，大大简化了驱动级的设计，具备低功耗、面积小的优点。
[0023]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。
附图说明
[0024]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0025]图1为本专利技术实施例提供的一种多种电平输出的串行接口发送端驱动装置组成结构示意图；
[0026]图2为本专利技术实施例提供的数据信号处理单元的结构示意图；
[0027]图3为本专利技术实施例提供的前级P驱动单元的输入输出示意图；
[0028]图4为本专利技术实施例提供的PAM4输出制式的示意图；
[0029]图5为本专利技术实施例提供的V11状态产生示意图；
[0030]图6为本专利技术实施例提供的中间状态V01状态产生示意图；
[0031]图7为本专利技术实施例提供的中间状态V10状态产生示意图。
具体实施方式
[0032]下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
[0033]本专利技术的说明书实施例和权利要求书及附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。
[0034]下面结合附图和实施例，对本专利技术的技术方案做进一步的详细描述。
[0035]如图1所示，为了解决传统串行接口的发送端驱动级装置面临的问题，本方案采用了图一所示的多种电平输出的串行接口本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多种电平输出的串行接口发送端驱动装置，其特征在于，所述驱动装置包括：数据信号处理单元、多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个驱动级、多个前级P驱动单元、多个前级N驱动单元和多个辅助驱动级；所述数据信号处理单元的输出端与多个前级P辅助驱动单元、多个前级N辅助驱动单元、多个前级P驱动单元和前级N驱动单元连接；多个所述前级P辅助驱动单元和多个所述前级N辅助驱动单元的输出端分别与多个所述驱动级连接；所述前级P驱动单元和所述前级N驱动单元的输出端分别与所述辅助驱动级连接。2.根据权利要求1所述的一种多种电平输出的串行接口发送端驱动装置，其特征在于，所述驱动级具体包括：第一辅助PMOS管阵列和第一辅助NMOS管阵列；所述第一辅助PMOS管阵列为n个尺寸不同的PMOS管，所述第一辅助NMOS管阵列为n个尺寸不同的NMOS管；所述第一辅助PMOS管阵列的栅极与所述前级P辅助驱动单元连接；所述第一辅助PMOS管阵列的漏极与电源连接，所述第一辅助PMOS管阵列的源极与所述第一辅助NMOS管的漏极连接，所述第一辅助NMOS管阵列的栅极与所述前级N驱动单元连接，所述第一辅助NMOS管阵列的源极与地线连接。3.根据权利要求1所述的一...

【专利技术属性】
技术研发人员：龙爽，
申请(专利权)人：北京超摩科技有限公司，
类型：发明
国别省市：