用于静电防护的GGNMOS结构制造技术

本发明专利技术提供一种用于静电防护的GGNMOS结构，包括：衬底、两组电流泄放模块和环形重掺杂区，各组所述电流泄放模块包括：多个泄放单元；其中，各所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层。本申请在各所述泄放单元中，通过在漏端中嵌入浮空重掺杂区，形成DN+/Psub/P+(Diode)；通过调节浮空重掺杂区与子漏端之间的距离使Diode的击穿电压大于VDD并且小于寄生NPN的触发电压，从而能够在寄生的NPN触发前，Diode提前触发，向衬底内部注入大量的电子、空穴对，提高衬底的电流，降低触发电压，使得器件均匀导通，从而提高GGNMOS的ESD防护性能。能。能。

【技术实现步骤摘要】
用于静电防护的GGNMOS结构


[0001]本申请涉及半导体制造
，具体涉及一种用于静电防护的GGNMOS结构。

技术介绍

[0002]GGNMOS(grounded
‑
gate NMOS，栅极接地NMOS)器件是一种常见的ESD防护器件，通常以多叉指状的形式出现。
[0003]参考图1，图1是传统的多叉指GGNMOS器件的结构示意图，当ESD电压超过DN+/Psub(N+漏端/P型衬底)的击穿电压时，大量的ESD电流会流经Psub进入P+ring(P+环形重掺杂区)流入VSS，当电流与Rsub(衬底的电阻)的乘积大于0.7V(BE结的击穿电压)时，DN+/Psub/SN+(N+漏端/P型衬底/N+源端，寄生的NPN)完全导通泄放ESD电流，但是由于每个寄生的NPN距离P+ring的距离不同，即Rsub不同，故所需的导通电流不同。图1以2n个叉指数的GGNMOS为例，其中，n为大于或者等于2的整数，Rsub1＞
·······
＞Rsubn
‑
3＞Rsubn
‑
2＞Rsubn
‑
1＞Rsubn，所以中间寄生NPN到四周的NPN会随着ESD电压增加而依次导通，在多叉指GGNMOS器件中，就存在中间GGNMOS(寄生NPN)达到电流极限烧毁而四周的GGNMOS器件未导通的情况，从而降低了器件的ESD防护能力。

技术实现思路

[0004]本申请提供了一种用于静电防护的GGNMOS结构，可以解决目前的GGNMOS器件中，中间GGNMOS(寄生NPN)达到电流极限烧毁而四周的GGNMOS器件还未导通从而导致器件的ESD防护能力较低的问题。
[0005]一方面，本申请实施例提供了一种用于静电防护的GGNMOS结构，包括：衬底、位于所述衬底中的两组电流泄放模块和环形重掺杂区，其中，两组所述电流泄放模块呈中心对称，所述环形重掺杂区环绕两组所述电流泄放模块设置；其中，
[0006]各组所述电流泄放模块包括：多个并排设置的泄放单元；其中，
[0007]所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层，其中，两个所述源端位于所述漏端的两侧；所述轻掺杂漏区分别位于所述源端、所述漏端的两侧；所述浮空重掺杂区嵌于所述漏端中以将所述漏端分割成两个子漏端；所述隔离层位于所述衬底上并且覆盖所述子漏端的至少部分表面以及所述浮空重掺杂区的至少部分表面以将所述浮空重掺杂区和所述子漏端隔离开。
[0008]可选的，在所述用于静电防护的GGNMOS结构中，所述隔离层包括：金属硅化物阻挡层，所述金属硅化物阻挡层覆盖所述浮空重掺杂区、所述子漏端的部分表面，以及所述浮空重掺杂区和所述子漏端之间的衬底表面。
[0009]可选的，在所述用于静电防护的GGNMOS结构中，所述隔离层包括：多晶硅层，所述多晶硅层覆盖所述浮空重掺杂区和所述子漏端之间的衬底表面。
[0010]可选的，在所述用于静电防护的GGNMOS结构中，所述浮空重掺杂区与所述浮空重掺杂区侧的两个所述子漏端均保持一定的间距。
[0011]可选的，在所述用于静电防护的GGNMOS结构中，所述GGNMOS结构还包括：金属硅化物阻挡层，所述金属硅化物阻挡层覆盖所述栅极和所述子漏端之间的所述轻掺杂漏区的表面，以及，所述子漏端的部分表面和所述栅极的部分表面。
[0012]可选的，在所述用于静电防护的GGNMOS结构中，相邻的两个所述泄放单元共用一个源端，所述源端位于相邻的两个所述泄放单元之间。
[0013]可选的，在所述用于静电防护的GGNMOS结构中，所述泄放单元中，所述源端的导电类型为N型；所述子漏端的导电类型为N型；所述浮空重掺杂区的导电类型为P型。
[0014]可选的，在所述用于静电防护的GGNMOS结构中，所述衬底的导电类型为P型；所述环形重掺杂区的导电类型为P型。
[0015]可选的，在所述用于静电防护的GGNMOS结构中，所述GGNMOS结构还包括：位于所述环形重掺杂区和所有所述电流泄放模块之间的浅沟槽隔离结构，所述浅沟槽隔离结构环绕两组所述电流泄放模块设置。
[0016]本申请技术方案，至少包括如下优点：
[0017]本申请在各所述泄放单元中，通过在漏端中嵌入浮空重掺杂区以将所述漏端分割成两个子漏端，形成DN+/Psub/P+(Diode)；通过调节浮空重掺杂区与两个子漏端之间的距离使Diode的击穿电压大于VDD并且小于寄生NPN的触发电压，从而能够在寄生的NPN触发前，Diode提前触发，向衬底内部注入大量的电子、空穴对，提高衬底的电流，降低触发电压，使得器件均匀导通，从而提高GGNMOS的ESD防护性能。
附图说明
[0018]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1是传统的多叉指GGNMOS器件的结构示意图；
[0020]图2是本专利技术实施例一的GGNMOS结构的结构示意图；
[0021]图3是本专利技术实施例一的GGNMOS结构的工作原理示意图；
[0022]图4是本专利技术实施例二的GGNMOS结构的结构示意图；
[0023]图5是本专利技术实施例二的GGNMOS结构的工作原理示意图；
[0024]图6是传统GGNMOS结构与本专利技术实施例一或二的GGNMOS结构在TLP测试中的对比示意图；
[0025]其中，附图标记说明如下：
[0026]10
‑
衬底，11
‑
浅沟槽隔离结构，12
‑
环形重掺杂区，13
‑
轻掺杂漏区，141
‑
源端，142
‑
源端，151
‑
子漏端，16
‑
浮空重掺杂区，17
‑
栅极，18
‑
金属硅化物阻挡层，19
‑
隔离层。
具体实施方式
[0027]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的
范围。
[0028]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于静电防护的GGNMOS结构，其特征在于，包括：衬底、位于所述衬底中的两组电流泄放模块和环形重掺杂区，其中，两组所述电流泄放模块呈中心对称，所述环形重掺杂区环绕两组所述电流泄放模块设置；其中，各组所述电流泄放模块包括：多个并排设置的泄放单元；其中，所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层，其中，两个所述源端位于所述漏端的两侧；所述轻掺杂漏区分别位于所述源端、所述漏端的两侧；所述浮空重掺杂区嵌于所述漏端中以将所述漏端分割成两个子漏端；所述隔离层位于所述衬底上并且覆盖所述子漏端的至少部分表面以及所述浮空重掺杂区的至少部分表面以将所述浮空重掺杂区和所述子漏端隔离开。2.根据权利要求1所述的用于静电防护的GGNMOS结构，其特征在于，所述隔离层包括：金属硅化物阻挡层，所述金属硅化物阻挡层覆盖所述浮空重掺杂区、所述子漏端的部分表面，以及所述浮空重掺杂区和所述子漏端之间的衬底表面。3.根据权利要求1所述的用于静电防护的GGNMOS结构，其特征在于，所述隔离层包括：多晶硅层，所述多晶硅层覆盖所述浮空重掺杂区和所述子漏端之间的衬底表面。4.根据权利要求1所述...

【专利技术属性】
技术研发人员：范炜盛，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：