本发明专利技术涉及半导体装置以及封装件。半导体装置具备：基底基板，该基底基板是导电性的；半导体芯片，搭载于所述基底基板，具有信号焊盘；框体，包围所述半导体芯片并搭载于所述基底基板上，具有在俯视观察下具有内侧的第一上表面和比所述第一上表面高的外侧的第二上表面的台阶，设于所述第一上表面的第一导电体图案电连接于所述基底基板；电容性部件，搭载于所述第一导电体图案上；信号端子，搭载于所述框体的所述第二上表面上；第一接合线，将所述信号焊盘与所述电容性部件的上表面电连接；第二接合线，将所述电容性部件的上表面与所述信号端子电连接；以及盖，与所述框体的所述第二上表面接合，将所述半导体芯片密封于空隙。将所述半导体芯片密封于空隙。将所述半导体芯片密封于空隙。
【技术实现步骤摘要】
半导体装置以及封装件
[0001]本专利技术涉及半导体装置以及封装件(package)，例如涉及搭载半导体芯片和电容性部件的半导体装置以及封装件。
技术介绍
[0002]已知：半导体芯片、电容性部件以及框体搭载于基底基板上，通过接合线将半导体芯片上的焊盘与电容性部件的上表面连接，通过接合线将电容性部件的上表面与框体上的信号端子连接(例如专利文献1)。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2019－530202号公报
[0006]为了确保基底基板与框体的接合强度，要求将框体的宽度设为规定以上。因此，若在基底基板上的框体内搭载半导体芯片和电容性部件，则半导体装置会大型化。
技术实现思路
[0007]本公开是鉴于上述问题而完成的，其目的在于使半导体装置小型化。
[0008]本公开的一个实施方式是一种半导体装置，具备：基底基板，该基底基板是导电性的；半导体芯片，搭载于所述基底基板，具有信号焊盘；框体，包围所述半导体芯片并搭载于所述基底基板上，具有在俯视观察下具有内侧的第一上表面和比所述第一上表面高的外侧的第二上表面的台阶，设于所述第一上表面的第一导电体图案电连接于所述基底基板；电容性部件，搭载于所述第一导电体图案上；信号端子，搭载于所述框体的所述第二上表面上；第一接合线，将所述信号焊盘与所述电容性部件的上表面电连接；第二接合线，将所述电容性部件的上表面与所述信号端子电连接；以及盖，与所述框体的所述第二上表面接合，将所述半导体芯片密封于空隙。
[0009]本公开的一个实施方式是一种封装件，具备：基底基板，该基底基板是导电性的，具有能供半导体芯片搭载的区域；以及框体，包围所述半导体芯片并搭载于所述基底基板上，具有在俯视观察下具有内侧的第一上表面和比所述第一上表面高的外侧的第二上表面的台阶，所述第一上表面电连接于所述基底基板的上表面且所述第二上表面与所述基底基板电隔离，所述第一上表面具有能供电容性部件搭载的区域。
[0010]专利技术效果
[0011]根据本公开，能进行小型化。
附图说明
[0012]图1是实施例1的半导体装置的俯视图。
[0013]图2是图1的A－A剖视图。
[0014]图3是图2的半导体芯片和电容性部件附近的放大图。
[0015]图4是实施例1的半导体装置的电路图。
[0016]图5是比较例1的半导体装置的放大剖视图。
[0017]图6是比较例2的半导体装置的放大剖视图。
[0018]图7是实施例1的变形例1的半导体装置的放大剖视图。
[0019]图8是实施例1的变形例2的半导体装置的放大剖视图。
[0020]图9是实施例1的变形例3的半导体装置的放大剖视图。
[0021]图10是实施例1的变形例4的半导体装置的放大剖视图。
[0022]图11是实施例1的变形例5的半导体装置的俯视图。
[0023]图12是实施例1的变形例6的半导体装置的俯视图。
[0024]图13是实施例2的半导体装置的俯视图。
[0025]图14是实施例2中的半导体芯片和电容性部件附近的放大图。
[0026]图15是实施例2的变形例1的半导体装置的放大剖视图。
[0027]图16是实施例2的变形例2的半导体装置的放大剖视图。
[0028]图17是实施例2的变形例3的半导体装置的放大剖视图。
[0029]图18是实施例2的变形例4的半导体装置的放大剖视图。
[0030]附图标记说明
[0031]10：封装件
[0032]11：基底基板
[0033]12：框体
[0034]12a：厚膜部
[0035]12b：薄膜部
[0036]12c：中间部
[0037]13a：上表面(第二上表面)
[0038]13b：上表面(第一上表面)
[0039]13c：上表面(第三上表面)
[0040]14b：导电体图案(第一导电体图案)
[0041]14c：导电体图案(第二导电体图案)
[0042]14a～14c、15：导电体图案
[0043]16：贯通电极
[0044]16a、16c：导电体层
[0045]16b：内部布线
[0046]17、19、35、44：接合构件
[0047]18：盖
[0048]18a：侧部
[0049]18b：上部
[0050]20：输出引线(信号端子)
[0051]21：空隙
[0052]22：输入引线
[0053]24：接合线(第二接合线)
[0054]25：接合线(第一接合线)
[0055]26、27：接合线
[0056]30：半导体芯片
[0057]31：半导体基板
[0058]32、33：电极(信号焊盘)
[0059]34、42、43、47、48：电极
[0060]40、45：电容性部件
[0061]41、46：电介质基板
[0062]50：放大器
[0063]52：输出匹配电路
[0064]54：输入匹配电路
[0065]Q1：晶体管。
具体实施方式
[0066][本公开的实施方式的说明][0067]首先，列举本公开的实施方式的内容来进行说明。
[0068](1)本公开的一个实施方式是一种半导体装置，具备：基底基板，该基底基板是导电性的；半导体芯片，搭载于所述基底基板，具有信号焊盘；框体，包围所述半导体芯片并搭载于所述基底基板上，具有在俯视观察下具有内侧的第一上表面和比所述第一上表面高的外侧的第二上表面的台阶，设于所述第一上表面的第一导电体图案电连接于所述基底基板；电容性部件，搭载于所述第一导电体图案上；信号端子，搭载于所述框体的所述第二上表面上；第一接合线，将所述信号焊盘与所述电容性部件的上表面电连接；第二接合线，将所述电容性部件的上表面与所述信号端子电连接；以及盖，与所述框体的所述第二上表面接合，将所述半导体芯片密封于空隙。由此，能进行小型化。
[0069](2)也可以是，所述第二接合线接合于所述信号端子。
[0070](3)也可以是，所述电容性部件的上表面与所述信号端子的上表面的高度差比所述电容性部件的厚度与所述信号端子的厚度之差小。
[0071](4)也可以是，所述盖具备：侧部，接合于所述框体的所述第二上表面；以及上部，设于所述半导体芯片的上方，所述侧部在俯视观察下的比所述第二接合线接合于所述信号端子的部位靠外侧接合于所述信号端子的上表面。
[0072](5)也可以是，所述台阶在俯视观察下的所述第一上表面与所述第二上表面之间具有比所述第一上表面高且比所述第二上表面低的第三上表面，在所述第三上表面上设有与所述信号端子电连接的第二导电体图案，所述第二接合本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，具备：基底基板，该基底基板是导电性的；半导体芯片，搭载于所述基底基板，具有信号焊盘；框体，包围所述半导体芯片并搭载于所述基底基板上，具有在俯视观察下具有内侧的第一上表面和比所述第一上表面高的外侧的第二上表面的台阶，设于所述第一上表面的第一导电体图案电连接于所述基底基板；电容性部件，搭载于所述第一导电体图案上；信号端子，搭载于所述框体的所述第二上表面上；第一接合线，将所述信号焊盘与所述电容性部件的上表面电连接；第二接合线，将所述电容性部件的上表面与所述信号端子电连接；以及盖，与所述框体的所述第二上表面接合，将所述半导体芯片密封于空隙。2.根据权利要求1所述的半导体装置，其中，所述第二接合线接合于所述信号端子。3.根据权利要求2所述的半导体装置，其中，所述电容性部件的上表面与所述信号端子的上表面的高度差比所述电容性部件的厚度与所述信号端子的厚度之差小。4.根据权利要求2或3所述的半导体装置，其中，所述盖具备：侧部，接合于所述框体的所述第二上表面；以及上部，设于所述半导体芯片的上方，所述侧部在俯视观察下的比所述第二接合线接合于所述信号端子的部位靠外侧接合于所述信号端子的上表面。5.根据权利要求1所述的半导体装置，其中，所述台阶在俯视观察下的所述第一上表面与所述第二上表面之间具有比所述第一上表面高且比所述第二上表面低的第三上表面，在所述第三上...
【专利技术属性】
技术研发人员：辻晴寿，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：
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