存储器内的可配置运算单元制造技术

本发明专利技术提供一种存储器内的可配置运算单元，包括第一输入晶体管、第一权重晶体管、第一电阻器、第二输入晶体管、第二权重晶体管、以及第二电阻器。第一输入晶体管、第一权重晶体管及第一电阻器串联耦接于第一读出位线与共同信号线之间，其中第一输入晶体管耦接第一输入位线，并且第一权重晶体管接收第一权重位。第二输入晶体管、第二权重晶体管及第二电阻器串联耦接于第一读出位线与共同信号线之间，其中第二输入晶体管耦接第二输入位线，并且第二权重晶体管接收第二权重位。重晶体管接收第二权重位。重晶体管接收第二权重位。

【技术实现步骤摘要】
存储器内的可配置运算单元


[0001]本专利技术涉及一种运算单元，且特别是涉及一种存储器内的可配置运算单元。

技术介绍

[0002]存储器内运算(Computing in memory，CIM)技术被视为解决存储器墙(memory wall)的有效技术之一，其利用在存储器内运算来减少数据搬移的次数，可以大为提升指令周期至传统架构的几百甚至几千倍以上。现今大型人工智能(artificial intelligence，AI)网络(例如深度神经网络(Deep Neural Network，DNN))因为很大一部分的能量被消耗在数据的搬移中，但通过存储器内运算的技术亦能大幅降低因数据搬移而虚耗掉的能量，可说是兼具增加运算能力及降低功耗的未来人工智能潜力技术。
[0003]存储器内运算的潜力使得许多厂商及研究单位均投入并发表许多新颖的技术，大多都是将运算单元变更为模拟型态，并判断开启数量的模拟累加值作为数据与权重进行乘积累加运算(Multiply Accumulate，MAC)的结果，其中静态随机存取存储器(SRAM)大多利用将位线(BL)充电后之放电时间来判断乘积累加运算的值。举例来说，如果开启的胞元(cell)的数量越多，则放电速度越快；开启的胞元的数量越少，放电速度则较慢。因此，在固定时间下测量位线剩余的电量后则可反推目前的乘积累加运算的值。
[0004]然而，因为位线本身可储存的电荷(charge)量并不多，当同时开启的胞元数量太多时，则会因漏电速度太快，而在固定时间内不易判断的问题，因此通常静态随机存取存储器的存储器内运算是无法同时开启太多数量的数据信道(data channel)输入数据来执行C存储器内运算。如此一来，虽然静态随机存取记忆体操作速度极快，但平行度却难以提升，且如果要改动存储器胞元，可能会造成存储器的良率下降等问题。
[0005]另一种新颖技术则是利用电阻式(resistive)存储器(例如电阻式存储器(Resistive random
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access memory，RRAM))进行存储器内运算的乘积累加运算，利用流过不同的开启数量等效阻值的电流作为乘积累加运算的值，此方式可使同时可开启的数据信道的数量增加。然而，因胞元并联后等效电阻将急速降低的因素(R/N ratio)，当等效电阻降低到一定程度时，走在线的寄生阻值将会变为主导值，使得若要开启足够的数量，则胞元的阻值必须够高，通常需达数十万欧姆(ten k)等级，此对电阻式存储器、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)等电阻式存储器而言并不容易达到。因此，目前在电阻式存储器中进行存储器内运算的技术仍处于数十数据信道的运算等级。

技术实现思路

[0006]本专利技术是针对一种存储器内的可配置运算单元，可以在不改动存储器数组的情况下，达到乘积累加运算的功能。
[0007]根据本专利技术的实施例，存储器内的可配置运算单元，包括第一输入晶体管、第一权重晶体管、第一电阻器、第二输入晶体管、第二权重晶体管、以及第二电阻器。第一输入晶体
管具有第一端、耦接第一输入位线的控制端、以及第二端。第一权重晶体管具有耦接第一输入晶体管的第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端。第一电阻器耦接于第一输入晶体管的第一端与共同信号线之间。第二输入晶体管具有第一端、耦接第二输入位线的控制端、以及第二端。第二权重晶体管具有耦接第二输入晶体管的第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端。第二电阻器耦接于第二输入晶体管的第一端与共同信号线之间。第二电阻器的电阻值不同于第一电阻器的电阻值。
[0008]根据本专利技术的实施例，存储器内的可配置运算单元，包括：第一权重晶体管、至少一第一输入晶体管、以及至少一第二输入晶体管。第一权重晶体管具有耦接第一读出位线的第一端、接收第一权重位的控制端、以及第二端。至少一第一输入晶体管具有耦接第一权重晶体管的第二端的第一端、耦接第一输入位线的控制端、以及耦接共同信号线的第二端。至少一第二输入晶体管具有耦接第一权重晶体管的第二端的一第一端、耦接一第二输入位线的一控制端、以及耦接共同信号线的一第二端。至少一第一输入晶体管的数量不同于至少一第二输入晶体管的数量。
[0009]基于上述，本专利技术实施例的可配置运算单元，通过串接权重晶体管、输入晶体管及电阻器且设定不同的电阻器的电阻值，来达到乘积累加运算的功能。藉此，由于可配置运算单元是额外加入的功能区块，因此可以在不改动存储器数组的情况下，实现数据位与权重位的乘积累加运算(MAC)。或者，通过串接权重晶体管与不同数量的输入晶体管，来达到乘积累加运算的功能。
[0010]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0011]图1为依据本专利技术第一实施例的可配置运算单元耦接权重记忆胞元的电路示意图。
[0012]图2为依据本专利技术第二实施例的可配置运算单元的电路示意图。
[0013]图3为依据本专利技术第三实施例的可配置运算单元的电路示意图。
[0014]图4为依据本专利技术第四实施例的可配置运算单元的电路示意图。
[0015]图5为依据本专利技术第五实施例的可配置运算单元耦接权重记忆胞元的电路示意图。
[0016]图6为依据本专利技术第六实施例的可配置运算单元的电路示意图。
[0017]图7为依据本专利技术第七实施例的可配置运算单元的电路示意图。
[0018]图8为依据本专利技术第八实施例的可配置运算单元的电路示意图。
具体实施方式
[0019]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
[0020]本专利技术的概念是利用在传统存储器中加入存储器内运算所需的功能区块，使传统存储器由数字数据转为可供CIM运算用的模拟数据，并采用不同阻抗值的电阻器来达到不
同运算用的运算总和电流，降低制程的漂移，也可增加运算平行度，使得本专利技术的技术能同时具有本身存储器的快速操作，存储器内运算的高平行度运算能力，极适合用于边缘运算的推论使用。
[0021]换言之，本专利技术的概念是揭露一种用于人工智能(artificial intelligence，AI)存储器内运算(computing in memory)的架构，其架构可以由传统存储器的感测放大器(SA)输出或是利用位线(BL)来引出储存数据至权重读取器区块，并结合提出的运算胞元，通过输入晶体管和权重晶体管同时开启的运算胞元的总合电流作为运算值，达到存储器内运算乘积累加运算的运算功能。其中，本专利技术的概念只需增加运算胞元在存储器胞元的周边电路而不需改动存储器单元的架构，来降低读取漂移的风险。
[0022]图1为依据本专利技术第一实施例的可配置运算单元耦接权重记忆胞元的电路示意图。请参照图1，在本实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器内的可配置运算单元，其特征在于，包括：第一输入晶体管，具有第一端、耦接第一输入位线的控制端、以及第二端；第一权重晶体管，具有耦接所述第一输入晶体管的所述第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端；第一电阻器，耦接于所述第一输入晶体管的所述第一端与共同信号线之间；第二输入晶体管，具有第一端、耦接第二输入位线的控制端、以及第二端；第二权重晶体管，具有耦接所述第二输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接所述第一读出位线的第二端；以及第二电阻器，耦接于所述第二输入晶体管的所述第一端与所述共同信号线之间，其中所述第二电阻器的电阻值不同于所述第一电阻器的电阻值。2.根据权利要求1所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。3.根据权利要求1所述的可配置运算单元，其特征在于，更包括：第三输入晶体管，具有第一端、耦接第三输入位线的控制端、以及第二端；第三权重晶体管，具有耦接所述第三输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接第二读出位线的第二端；第三电阻器，耦接于所述第三输入晶体管的所述第一端与所述共同信号线之间；第四输入晶体管，具有第一端、耦接第四输入位线的控制端、以及第二端；第四权重晶体管，具有耦接所述第四输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接所述第二读出位线的第二端；以及第四电阻器，耦接于所述第四输入晶体管的所述第一端与所述共同信号线之间，其中所述第四电阻器的电阻值不同于所述第三电阻器的电阻值。4.根据权利要求3所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，所述第四电阻器的电阻值为所述第三电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。5.根据权利要求3所述的可配置运算单元，其特征在于，更包括：第五输入晶体管，具有第一端、耦接所述第一输入位线的控制端、以及第二端；第五权重晶体管，具有耦接所述第五输入晶体管的所述第二端的第一端、接收第二权重位的控制端、以及耦接所述第一读出位线的第二端；第五电阻器，耦接于所述第五输入晶体管的所述第一端与所述共同信号线之间；第六输入晶体管，具有第一端、耦接所述第二输入位线的控制端、以及第二端；第六权重晶体管，具有耦接所述第六输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第一读出位线的第二端；以及第六电阻器，耦接于所述第六输入晶体管的所述第一端与所述共同信号线之间，第七输入晶体管，具有第一端、耦接所述第三输入位线的控制端、以及第二端；第七权重晶体管，具有耦接所述第三输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第二读出位线的第二端；第七电阻器，耦接于所述第七输入晶体管的所述第一端与所述共同信号线之间；第八输入晶体管，具有第一端、耦接所述第四输入位线的控制端、以及第二端；
第八权重晶体管，具有耦接所述第八输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第二读出位线的第二端；以及第八电阻器，耦接于所述第八输入晶体管的所述第一端与所述共同信号线之间，其中所述第六电阻器的电阻值不同于所述第五电阻器的电阻值，且所述第八电阻器的电阻值不同于所述第七电阻器的电阻值。6.根据权利要求5所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，所述第四电阻器的电阻值为所述第三电阻器的电阻值的2的n次方倍，所述第六电阻器的电阻值为所述第五电阻器的电阻值的2的n次方倍，且所述第八电阻器的电阻值为所述第七电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。7.根据权利要求5所述的可配置运算单元，其特征在于，所述第五电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，所述第六电阻器的电阻值为所述第二电阻器的电阻值的2的n次方倍，所述第七电阻器的电阻值为所述第三电阻器的电阻值的2的n次方倍，且所述第八电阻器的电阻值为所述第四电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。8.根据权利要求5所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值与所述第一电阻...

【专利技术属性】
技术研发人员：苏建维，林志昇，梅芃翌，李思翰，许世玄，戴正洋，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：