内存计算电路制造技术

本发明专利技术公开一种内存计算电路，包括计算组件阵列及模数转换电路，计算组件阵列用于模拟计算操作，计算组件阵列包括存储器单元、第一组计算组件及第二组计算组件，第一组计算组件为响应输入矢量的模拟计算提供电容，并从多个存储单元和输入矢量接收数据，第二组计算组件提供用于量化的电容，计算组件阵列的每个计算组件都基于开关电容器电路，模数转换电路包括比较器及转换控制单元，比较器具有信号端、参考端及比较输出端，其中第一和第二组计算组件选择性地耦接到信号端和参考端。本发明专利技术的内存计算电路能够有效减少误差，可以减少或避免工艺/电压/温度(PVT)漂移引起的不准确。艺/电压/温度(PVT)漂移引起的不准确。艺/电压/温度(PVT)漂移引起的不准确。

【技术实现步骤摘要】
内存计算电路


[0001]本专利技术涉及一种基于硬件的深度学习加速技术，更特别地涉及一种内存计算电路。

技术介绍

[0002]目前，在采用内存处理技术的深度学习加速器的结构中，乘法累加(multiply
‑
accumulate，MAC)运算单元的工作模式可以分为电流模式和充电模式。作为相关文献，A.Biswas等人，“Conv
‑
RAM:An Energy Efficient SRAM with Embedded Convolution Computation for Low
‑
Power CNN
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Based Machine Learning Applications”ISSCC，第488
‑
489页，2018年，提到晶体管的阈值电压(V
TH
)容易受到工艺/电压/温度(process/voltage/temperature，PVT)漂移等的影响，因此操作的准确性会降低。此外，模拟运算的结果应通过模数转换器转换回数字信号，然后才能在数字域中进行后续的数字信号处理。如果模数转换器和乘法累加运算单元的类型及产生方式不一致，则产生的误差会进一步降低运算的准确性。
[0003]由于乘法累加运算单元的输入是有限位的数字信号，即已经量化的信号，在乘法累加运算单元之后，量化器仅需要量化有限的量化电平(模拟)。这里的挑战是模拟电平可以被视为直流电平。在一般模拟电路中，直流误差、漂移等问题将是转换正确性的关键。这与一般的通信系统不同，因为信号大多以交流的形式传输，模数转换器的大多数性能指标都是根据交流响应定义的。

技术实现思路

[0004]本专利技术的目的在于提供一种模拟乘加运算单元，适用于电容模式，是乘加运算单元和量化器的组合，可以有效减少误差。
[0005]为达上述目的及其他目的，本专利技术提出一种内存计算电路，包括：计算组件阵列及模数转换电路。计算组件阵列用于模拟计算操作。计算组件阵列包括多个存储器单元、第一组计算组件及第二组计算组件。第一组计算组件为响应输入矢量的模拟计算提供电容，其中第一组计算组件从多个存储器单元及输入矢量接收数据。第二组计算组件提供用于量化的电容，其中计算组件阵列的每个计算组件是基于开关电容器电路。模数转换电路包括比较器及转换控制单元。比较器具有信号端、参考端及比较输出端，其中第一组计算组件的计算组件根据输入矢量选择性耦接于信号端及参考端。转换控制单元耦接比较输出端，并根据比较输出端的输出控制第二组计算组件中的第一数量的计算组件耦接至信号端及参考端。
[0006]可选地，转换控制单元还根据比较输出端的输出来控制第二数量的计算组件从第二组计算组件耦接到信号端。
[0007]可选地，转换控制单元根据比较输出端的连续输出决定最终的N位数字码，其中N为大于1的整数，转换控制单元根据比较输出端的连续输出的先前输出决定第一数量或第
二数量的更新版本。
[0008]可选地，第一组计算组件的计算组件根据从多个存储器单元接收的数据及所述输入矢量，选择性地将充电电容耦接到信号端，并且选择性地将放电电容耦接到参考端。
[0009]可选地，第二组计算组件的计算组件根据来自转换控制电路的至少一个参考控制信号，选择性地将充电电容耦接到参考端并且将放电电容耦接到信号端。
[0010]可选地，转换控制电路根据比较输出端的输出决定至少一个参考控制信号。
[0011]可选地，当参考端的信号小于信号端的信号时，转换控制电路产生至少一个参考控制信号以控制第二组计算组件的计算组件选择性地将充电电容耦接到参考端并且将放电电容耦接到信号端。
[0012]可选地，第二组计算组件的计算组件根据至少一个参考控制信号，进一步选择性地将附加充电电容耦接到信号端并将附加放电电容耦接到参考端。
[0013]可选地，转换控制电路根据比较输出端的输出决定至少一个参考控制信号。
[0014]可选地，当参考端的信号大于信号端的信号时，转换控制电路产生至少一个参考控制信号以控制第二组计算组件的计算组件选择性地将充电电容耦接到参考端，将放电电容耦接到信号端，将附加充电电容耦接到信号端，以及将附加放电电容耦接到参考端。
[0015]可选地，模拟计算操作是乘法累加(multiplication
‑
accumulation，MAC)操作。
[0016]可选地，内存计算电路设置在单个芯片中。
[0017]为能够更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关专利技术的详细说明与附图，但是此说明与附图仅用来说明本专利技术，而非对本专利技术的权利范围作任何的限制。
附图说明
[0018]图1为本专利技术实施例的内存计算电路的架构图；
[0019]图2为图1的计算元件阵列的示意图；
[0020]图3A为根据图1的架构的第一组计算组件的方块图；
[0021]图3B为根据图1的架构的第二组计算组件的方块图；
[0022]图4A为本专利技术实施例的可根据其构成计算组件的开关电容器电路的示意图；
[0023]图4B为本专利技术实施例的根据开关电容器电路的第一组计算组件的示意图；
[0024]图4C为本专利技术实施例的根据开关电容器电路的第二组计算组件的示意图；
[0025]图5为本专利技术实施例的转换控制单元的示意图；
[0026]图6为本专利技术实施例的操作图1的模数转换电路的方法的流程图；
[0027]图7为图6的步骤S40的流程图；
[0028]图8为本专利技术实施例的转换控制单元控制将来自第一组计算元件和第二组计算元件的多个计算元件耦接到信号端的信号路径和到参考端的信号路径的示意图；
[0029]图9为专利技术实施例的转换控制单元控制将来自第一组计算元件和第二组计算元件的多个计算元件耦接到信号端的信号路径和到参考端的信号路径的示意图；
[0030]图10为本专利技术实施例的转换控制单元控制将来自第一组计算元件和第二组计算元件的多个计算元件耦接到信号端的信号路径和到参考端的信号路径的示意图；
[0031]图11为本专利技术实施例的转换控制单元控制将来自第一组计算元件和第二组计算元件的多个计算元件耦接到信号端的信号路径和到参考端的信号路径的示意图；
[0032]图12为本专利技术实施例的转换控制单元控制将来自第一组计算元件和第二组计算元件的多个计算元件耦接到信号端的信号路径和到参考端的信号路径的示意图。
[0033]附图标记：
[0034]1 内存计算电路
[0035]10 计算元件阵列
[0036]100 开关电容器电路
[0037]11 第一组计算组件
[0038]110A 缓冲器
[0039]110B 缓冲器
[0040]111A 开关
[0041]111B 开关
[0042]113A 电容器
[0043]113B本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内存计算电路，其特征在于，所述内存计算电路包括：用于模拟计算操作的计算组件阵列，所述计算组件阵列包括：多个存储单元；第一组计算组件，为响应输入矢量的模拟计算提供电容，其中所述第一组计算组件从所述多个存储单元及所述输入矢量接收数据；以及第二组计算组件，为量化提供电容，其中所述计算组件阵列的每个计算组件是基于开关电容器电路；以及模数转换电路，所述模数转换电路包括：具有信号端、参考端和比较输出端的比较器，其中所述第一组计算组件的计算组件根据所述输入矢量选择性地耦接到所述信号端及所述参考端；以及转换控制单元，耦接于所述比较输出端，用以根据所述比较输出端的输出来控制来自所述第二组计算组件的第一数量的计算组件耦接至所述信号端及所述参考端。2.根据权利要求1所述的内存计算电路，其特征在于，所述转换控制单元还根据所述比较输出端的输出，控制第二数量的计算组件从所述第二组计算组件耦接到所述信号端。3.根据权利要求2所述的内存计算电路，其特征在于，所述转换控制单元根据所述比较输出端的连续输出决定最终的N位(N
‑
bits)数字码，其中N为大于1的整数，所述转换控制单元根据所述比较输出端的连续输出的先前输出决定所述第一数量或所述第二数量的更新版本。4.根据权利要求1所述的内存计算电路，其特征在于，所述第一组计算组件的计算组件根据从所述多个存储单元接收的数据及所述输入矢量，选择性地将充电电容耦接到所述信号端，并选择性地将放电电容耦接到所述参考端。5.根据权利要求1所述的内存计算电路，其特征在于，所述第二组计算组件的计算组件根据来自所述转...

【专利技术属性】
技术研发人员：高小文，邱盈中，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：