装备有列解码器电路的半导体装置制造方法及图纸

本申请涉及一种装配有列解码器电路的半导体装置。本文中公开一种设备，其包含：驱动电路，其包含布置在第一方向上的多个第一晶体管；控制电路，其包含平行于所述多个第一晶体管布置的多个第二晶体管，所述多个第二晶体管中的每一个经耦合以控制所述第一晶体管中的相关联一者；及电力门控电路，其布置在所述驱动电路与所述控制电路之间，所述电力门控电路配置成将第一电力电位供应到所述多个第一晶体管中的每一个。体管中的每一个。体管中的每一个。

【技术实现步骤摘要】
装备有列解码器电路的半导体装置


[0001]本
涉及一种装备有列解码器电路的半导体装置。

技术介绍

[0002]诸如DRAM的半导体存储器装置配备有用于选择列的列解码器。列解码器包含多个驱动电路、基于列地址选择驱动电路中的任一个的控制电路和将电源电压供应到驱动电路的电源电路。这一半导体存储器装置具有将驱动电路、控制电路和电源电路置于有限空间中的问题。确切地说，在将补偿电容布置在驱动电路上方的情况下，不可能在驱动电路上方布置低电阻电源布线，且因此需要围绕补偿电容迂回的电源布线。在这种情况下，围绕补偿电容迂回的电源布线所覆盖的区域变成了不布置晶体管的空白区域，从而使芯片面积增加。

技术实现思路

[0003]根据本申请的方面，提供一种设备。设备包括：驱动电路，其包含布置在第一方向上的多个第一晶体管；控制电路，其包含平行于多个第一晶体管布置的多个第二晶体管，多个第二晶体管中的每一个经耦合以控制第一晶体管中的相关联一者；及电力门控电路，其布置在驱动电路与控制电路之间，电力门控电路配置成将第一电力电位供应到多个第一晶体管中的每一个。
[0004]根据本申请的另一方面，提供一种设备。设备包括：第一晶体管区域，其包含交替布置在第一方向上的多个第一源极区和多个第一漏极区；第二晶体管区域，其包含交替布置在第一方向上的多个第二源极区和多个第二漏极区；及第三晶体管区域，其包含交替布置在第一方向上的多个第三源极区和多个第三漏极区，其中第三晶体管区域在第二方向上布置在第一晶体管区域与第二晶体管区域之间，其中第三源极区中的每一个在第二方向上位于第一漏极区中的相关联一者与第二源极区中的相关联一者之间，其中第三漏极区中的每一个在第二方向上位于第一源极区中的相关联一者与第二漏极区中的相关联一者之间，其中第一源极区中的每一个经由在第二方向上延伸的第一布线图案短路连接到第三漏极区中的相关联一者，且其中第二源极区中的每一个经由在第二方向上延伸的第二布线图案短路连接到第三源极区中的相关联一者。
[0005]根据本申请的又另一方面，提供一种设备。设备包括：第一晶体管区域，其包含具有第一导电类型的多个第一晶体管；第二晶体管区域，其包含具有第一导电类型的多个第二晶体管；及第三晶体管区域，其包含具有第一导电类型的多个第三晶体管，其中第三晶体管区域在第二方向上布置在第一晶体管区域与第二晶体管区域之间，其中第一晶体管中的每一个的栅极电极短路连接到第二晶体管中的每一个的漏极区中的相关联一者，其中第一晶体管的源极电极共同地短路连接到第三晶体管的漏极区，且其中第二晶体管的源极电极共同地短路连接到第三晶体管的源极区。
附图说明
[0006]图1为展示根据本公开的实施例的半导体存储器装置的主要部分的配置的示意图；
[0007]图2为展示根据本公开的实施例的列解码器的主要部分的配置的电路图；
[0008]图3为用于解释根据本公开的实施例的列解码器的第一布局的示意图；
[0009]图4为用于更详细地解释根据本公开的实施例的列解码器的第一布局的示意性平面图；
[0010]图5A为沿着图4中的线A
‑
A截取的示意性截面图；
[0011]图5B为沿着图4中的线B
‑
B截取的示意性截面图；
[0012]图5C为根据本公开的实施例的单元电容器的示意图；
[0013]图6为图4中所展示的平面图的示意图；
[0014]图7为用于解释根据本公开的实施例的列解码器的第二布局的示意图；
[0015]图8为用于更详细地解释根据本公开的实施例的列解码器的第二布局的示意性平面图；
[0016]图9A为根据本公开的实施例的电容器C3的示意性截面图；
[0017]图9B为根据本公开的实施例的单元电容器的示意图。
具体实施方式
[0018]下文将参考附图详细地阐述本专利技术的各种实施例。以下详细描述参考借助于说明展示可以实践的本专利技术的特定方面和实施例的附图。充分详细描述这些实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不脱离本专利技术的范围的情况下作出结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，这是因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
[0019]图1为展示根据本公开的实施例的半导体存储器装置的主要部分的配置的示意图。根据本公开的半导体存储器装置为例如DRAM，且包含如图1中所展示的存储器单元阵列区域和外围电路区域。在存储器单元阵列区域中，多个存储器垫10布置在矩阵中。子字驱动器区域12布置在存储器垫10之间，在X方向上彼此邻近。在子字驱动器区域12中，在Y方向上布置多个子字驱动器，且基于行地址选择字线WL中的任一个。感测放大器区域14布置在存储器垫10之间，在Y方向上彼此邻近。在感测放大器区域14中，在X方向上布置多个感测放大器16，且基于列地址选择感测放大器16中的任一个。对于每一感测放大器16，耦合对应于其的一对位线BL。因此，可通过行地址和列地址来选择存储器单元MC中的任一个。通过在Y方向上延伸的多个列选择线YSL来执行对感测放大器16的选择。列选择线YSL由布置在外围电路区域中的列解码器20驱动。
[0020]图2为展示根据本公开的实施例的列解码器的主要部分的配置的电路图。如图2中所展示，列解码器20包含控制电路21、驱动电路22、电力门控电路23和补偿电容24。在图2中所展示的实例中，控制电路21由(n+1)个反相器电路210到21n构成。对于反相器电路210到21n，分别输入通过对列地址进行解码而获得的列选择信号Y0到Yn。控制电路21以列选择电位VYS与接地电位VSS之间的电压操作。驱动电路22由(n+1)个反相器电路220到22n构成。将来自反相器电路210到21n的输出信号分别输入到反相器电路220到22n。驱动电路22以列选
择电位VYSZ与接地电位VSS之间的电压操作，使得反相器电路220到22n分别输出列选择信号YS0到YSn。经由列选择线YSL将列选择信号YS0到YSn供应到图1中所展示的感测放大器区域14。
[0021]经由电力门控电路23将列选择电位VYSZ供应到驱动电路22。在本公开的一些实施例中，电力门控电路23由分别分配到反相器电路220到22n的PMOS晶体管230到23n构成。将列选择电位VYS共同供应到晶体管230到23n的源极，且将选择信号SCRC共同供应到晶体管230到23n的栅极电极。晶体管230到23n的漏极共同耦合到构成驱动电路22的反相器电路220到22n。即，将构成电力门控电路23的晶体管230到23n分别分配到构成驱动电路22的反相器电路220到22n，但晶体管230到23n的漏极彼此短路连接。通过这一配置，当激活选择信号SCRC时，将列选择电位VYSZ供应到共同构成驱动电路22的所有反相器电路220到22n。在本公开的一些实施例中，晶体管230到23n可为NMOS晶体管。基于列选择信号Y0到Yn激活构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：驱动电路，其包含布置在第一方向上的多个第一晶体管；控制电路，其包含平行于所述多个第一晶体管布置的多个第二晶体管，所述多个第二晶体管中的每一个经耦合以控制所述第一晶体管中的相关联一者；及电力门控电路，其布置在所述驱动电路与所述控制电路之间，所述电力门控电路配置成将第一电力电位供应到所述多个第一晶体管中的每一个。2.根据权利要求1所述的设备，其中所述控制电路配置成控制所述驱动电路，使得所述多个第一晶体管中的所选一者输出处于激活状态的输出信号。3.根据权利要求1所述的设备，其中所述驱动电路、所述电力门控电路和所述控制电路布置在垂直于所述第一方向的第二方向上。4.根据权利要求3所述的设备，其中所述第二晶体管中的每一个在所述第一方向上的位置从所述第一晶体管中的相关联一者在所述第一方向上的位置移位。5.根据权利要求4所述的设备，其中所述第一晶体管和所述第二晶体管以第一间距布置在所述第一方向上，且其中所述第二晶体管中的每一个在所述第一方向上的所述位置与所述第一晶体管中的相关联一者在所述第一方向上的所述位置相差所述第一间距的一半。6.根据权利要求1所述的设备，其进一步包括在所述第一方向上延伸的电源线，其中所述电力门控电路包含多个第三晶体管，每一第三晶体管耦合到所述电源线以接收第二电力电位，且响应于所述第二电力电位而提供所述第一电力电位。7.根据权利要求5所述的设备，其中所述第三晶体管布置在所述第一方向上。8.根据权利要求6所述的设备，其进一步包括供应有所述第二电力电位的补偿电容器，其中所述补偿电容器的至少一部分位于所述驱动电路上方。9.根据权利要求8所述的设备，其进一步包括包含第一布线图案的第一导电层，其中所述补偿电容器具有供应有所述第二电力电位的第一电极，且其中所述第一布线图案共同耦合到所述第二晶体管的源极、所述第三晶体管的源极和所述第一电极。10.根据权利要求9所述的设备，其中所述第一导电层进一步包含供应有所述第一电力电位的第二布线图案，且其中所述第二布线图案共同耦合到所述第一晶体管中的一个的源极和所述第二晶体管中的一个的漏极。11.根据权利要求10所述的设备，其中所述第一布线图案和所述第二布线图案在所述第二方向上平行延伸。12.根据权利要求6所述的设备，其进一步包括另一电力门控电路，所述另一电力门控电路配置成将所述第一电力电位供应到所述多个第一晶体管中的每一个，其中所述驱动电路布置在所述电力门控电路与所述另一电力门控电路之间。13.根据权利要求12所述的设备，其中所述电力门控电路和所述另一电力门控电路中的每一个包含并联耦合在所述电源线与所述多个第一晶体管之间的第三晶体管，且其中所述第三晶体管...

【专利技术属性】
技术研发人员：伊藤晓野，滨田和赖，西崎护，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：