本公开提供一种记忆体单元、记忆体装置和其形成方法，记忆体单元包括半导体基板上方的薄膜晶体管。薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征。记忆体膜设置在氧化物半导体层和字元线之间。介电质材料覆盖源极线、记忆体膜和氧化物半导体层的侧壁。化物半导体层的侧壁。化物半导体层的侧壁。
【技术实现步骤摘要】
记忆体单元、记忆体装置和其形成方法
[0001]本公开是关于记忆体单元、记忆体装置和记忆体装置的形成方法。
技术介绍
[0002]半导体记忆体用于电子应用的集成电路中，例如包括收音机、电视、手机和个人计算机装置。半导体记忆体包括两种主要类别。一种是挥发性记忆体，另一种则是非挥发性记忆体。挥发性记忆体包括随机存取记忆体(random access memory，RAM)，其可以进一步区分成两种子类别，分别是静态随机存取记忆体(static random access memory，SRAM)和动态随机存取记忆体(dynamic random access memory，DRAM)。由于SRAM和DRAM在非充电情况下会丧失所储存的信息，两者皆属于挥发性。
[0003]另一方面，非挥发性记忆体可以保持储存在其中的数据。非挥发性半导体记忆体的一种类型是铁电性随机存取记忆体(ferroelectric random access memory，FeRAM或FRAM)。铁电性随机存取记忆体的优势包括快速的写入/读取速度和小尺寸。
技术实现思路
[0004]根据本公开的一些实施例，提供一种记忆体单元包括半导体基板上方的薄膜晶体管，薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征，其中记忆体膜设置在氧化物半导体层和字元线之间。记忆体单元也包括覆盖源极线、记忆体膜和氧化物半导体层的侧壁的介电质材料。
[0005]根据本公开的一些实施例，提供一种记忆体装置包括半导体基板、半导体基板上方的第一记忆体单元，第一记忆体单元包括第一薄膜晶体管。第一薄膜晶体管包括部分的第一字元线提供的栅极电极、铁电性材料的第一部分，其中铁电性材料的第一部分的第一侧壁接触栅极电极。第一薄膜晶体管也包括在铁电性材料的第一部分相对于第一侧壁的第二侧壁上的第一导电特征，以及包括第一通道区域的氧化物半导体层，其中第一通道区域在第一导电特征的侧壁上。记忆体装置也包括源极线、位元线，其中源极线的第一部分提供第一薄膜晶体管的第一源极/漏极电极，其中位元线的第一部分提供第一薄膜晶体管的第二源极/漏极电极。记忆体装置也包括延伸横跨位元线、铁电性材料的第一部分和氧化物半导体层的侧壁的第一介电质材料，以及第一记忆体单元上方的第二记忆体单元。
[0006]根据本公开的一些实施例，提供一种形成记忆体装置的方法，包括形成多层堆叠在半导体基板上，多层堆叠包括交替的导电层和介电层，其中第一沟槽延伸穿过多层堆叠。方法也包括从介电层的侧壁凹陷导电层以形成连接至第一沟槽的第一凹槽、沉积记忆体膜在第一沟槽和第一凹槽中，其中记忆体膜覆盖第一凹槽中的导电层的侧壁。方法也包括形成导电特征，其中形成导电特征包括使用导电材料填充第一凹槽的剩余部分。方法也包括沉积氧化物半导体层在导电特征和记忆体膜上方，其中氧化物半导体层沿着第一沟槽的侧壁和底表面延伸。
附图说明
[0007]当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
[0008]图1A、图1B和图1C绘示根据一些实施例的记忆体阵列的透视图和电路图；
[0009]图2、图3A、图3B、图3C、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图12、图13、图14、图15、图16、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图19C、图19D、图20、图21A、图21B、图21C、图21D、图21E、图21F、图21G、图21H、图22、图23、图24、图25、图26A、图26B、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图30D、图30E、图30F、图30G、图30H、图30I、图31A、图31B、图31C和图31D绘示根据一些实施例的制造记忆体阵列的各种视图。
[0010]【符号说明】
[0011]31C
‑
31C:线
[0012]50:基板
[0013]52,52A,52B,52C,52D:介电层
[0014]53,53A,53B,53C:虚拟介电层
[0015]54,54A,54B,54C,54D:导电层
[0016]56:光阻
[0017]57,58:多层堆叠
[0018]60:区域
[0019]61:开口
[0020]62,64:区域
[0021]68,69:阶梯状结构
[0022]70:金属间介电质
[0023]72,72A,72B,72C:导线
[0024]80:硬遮罩
[0025]82:光阻
[0026]86:沟槽
[0027]90:记忆体膜
[0028]92:氧化物半导体层
[0029]98,98A,98B:介电质材料
[0030]100:沟槽
[0031]102:介电质材料
[0032]104:沟槽
[0033]106,108:导线
[0034]110,112,114:接触件
[0035]116A,116B,116C:导线
[0036]118:导电通孔
[0037]154:横向凹槽
[0038]172:导电材料
[0039]200:记忆体阵列
[0040]201:区域
[0041]202:记忆体单元
[0042]203:栅极介电层
[0043]204:薄膜晶体管
[0044]205:栅极电极
[0045]206:箭号
[0046]207:源极/漏极区域
[0047]208:栅极间隔物
[0048]210:第一层间介电质
[0049]212:第二层间介电质
[0050]214:源极/漏极接触件
[0051]216:栅极接触件
[0052]220:互连结构
[0053]222:导电特征
[0054]224:介电层
[0055]272:导电特征
[0056]300,400:区域
[0057]A
‑
A',B
‑
B',C
‑
C':线
[0058]A1,A2:面积
[0059]D1:距离
[0060]T1:第一厚度
[0061]T2:第二厚度
[0062]T3:第三厚度
具体实施方式
[0063]为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体单元，其特征在于，包括：一薄膜晶体管，在一半导体基板上方，该薄膜晶体管包括：一记忆体膜，接触一字元线；一氧化物半导体层，接触一源极线和一位元线，其中该记忆体膜设置在该氧化物半导体层和该字元线之间；以及一导电特征，介于该记忆体膜和该氧化物半导体层之间；以及一介电质材料，覆盖该源极线、该记忆体膜和该氧化物半导体层的侧壁。2.如权利要求1所述的记忆体单元，其特征在于，该记忆体膜覆盖该导电特征的一顶表面。3.如权利要求2所述的记忆体单元，其特征在于，该记忆体膜进一步覆盖该导电特征的一第一侧壁和一底表面，以及其中该氧化物半导体层覆盖该导电特征相对于该第一侧壁的一第二侧壁。4.如权利要求2所述的记忆体单元，其特征在于，该记忆体膜具有横跨该记忆体膜的一第一部分测量的一第一厚度，该第一部分覆盖该导电特征的该顶表面，该记忆体膜具有横跨该记忆体膜的一第二部分测量的一第二厚度，该第二部分介于该导电特征和该字元线之间，以及该第一厚度小于该第二厚度。5.一种记忆体装置，其特征在于，包括：一半导体基板；一第一记忆体单元在该半导体基板上方，该第一记忆体单元包括一第一薄膜晶体管，其中该第一薄膜晶体管包括：一栅极电极，由一第一字元线的一部分所提供；一铁电性材料的一第一部分，该铁电性材料的该第一部分的一第一侧壁接触该栅极电极；一第一导电特征，在该铁电性材料的该第一部分的一第二侧壁上，该第二侧壁相对于该第一侧壁；以及包括一第一通道区域的一氧化物半导体层，该第一通道区域在该第一导电特征的一侧壁上；一源极线，其中该源极线的一第一部分提供...
【专利技术属性】
技术研发人员：杨柏峰，杨世海，林佑明，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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