降低半导体器件闩锁效应的绝缘结构及其制备方法技术

本发明专利技术公开了一种降低半导体器件闩锁效应的绝缘结构及其制备方法，其可增强同一芯片中不同半导体器件之间的绝缘效果，降低闩锁效应，确保不同半导体器件工作的稳定性，将该结构应用于芯片中，芯片包括基板、分布于基板的至少两个半导体器件，半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，介电区均包括栅极区、分布于栅极区两侧的源漏极区，相邻半导体器件的电压不同，相邻半导体器件之间通过绝缘层分隔：绝缘层设置于两个相邻半导体器件的井区或扩散区之间，且两个相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面，绝缘结构制备方法包括：提供一基板，在基板上依次制备第一井区、绝缘层、第二井区，在第一井区、第二井区分别制备栅极区、源漏极区。源漏极区。源漏极区。

【技术实现步骤摘要】
降低半导体器件闩锁效应的绝缘结构及其制备方法


[0001]本专利技术涉及半导体
，具体为一种降低半导体器件闩锁效应的绝缘结构。

技术介绍

[0002]集成电路设计与制造中，常将数字电路、模拟电路、存储器、高低压器件等不同功能的电路或器件整合在同一芯片中，为满足这个需求，需将不同的主动元器件和被动元器件制造在同一半导体硅片上，这些器件存在不同的结构和工作电压。为避免不同结构和工作电压的器件之间产生相互干扰，影响工作的稳定性，需在硅片上制作绝缘隔离结构，因此，器件在硅片上的绝缘隔离工艺十分重要，否则寄生器件或寄生回路会对芯片功能产生不良的影响，甚至造成不可逆的损害。
[0003]目前常见的绝缘结构包括PN结隔离层、LOCOS隔离层(即硅局部氧化隔离层)、STI隔离层(即浅沟槽隔离层)等，这些隔离层虽可以起到一定的隔离作用，但不同工作电压半导体器件的所属井区及扩散区皆制作在同一硅晶圆基板上，不同井区之间仍存在相互连通区域，没有完全隔离，电子仍有可能通过连通区域进入其它器件中，因此，具有不同结构和工作电压的PN结、寄生器件之间仍存在导通风本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低半导体器件闩锁效应的绝缘结构，将该绝缘结构应用于芯片中，所述芯片包括基板、分布于基板的至少两个半导体器件，所述半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，所述介电区均包括栅极区、分布于栅极区两侧的源漏极区；相邻半导体器件的电压不同，其特征在于，相邻半导体器件之间通过绝缘层分隔：所述绝缘层设置于相邻所述半导体器件的井区或扩散区之间，且相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面。2.根据权利要求1所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，相邻两个半导体器件分别为第一半导体器件、第二半导体器件，所述第一半导体器件包括第一井区、分布于第一井区的第一介电区，所述第二半导体器件包括第二井区、分布于第二井区的第二介电区，所述第一井区与所述第二井区的电压不同，所述绝缘层设置于所述第一井区与所述第二井区之间。3.根据权利要求2所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述绝缘层为U形结构或条状结构。4.根据权利要求3所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述第一介电区分布于所述第一井区的一侧，所述绝缘层分布于所述第一井区的另一侧顶端；若所述绝缘层为U形结构，则所述第二井区分布于所述U形结构的凹槽内，若所述绝缘层为条状结构，则所述绝缘层的底端与所述第一井区的另一侧顶端连接，所述第二井区及所述第二介电区分布于所述绝缘层的顶端。5.根据权利要求4所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，U型结构绝缘层的侧部顶端端面凸出于第二半导体器件源漏极区的上表面。6.根据权利要求5所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述第一半导体器件为低压半导体器件，所述第二半导体器件为高压半导体器件，或所述第一半导体器件为高压半导体器件，所述第二半导体器件为低压半导体器件。7.根据权利要求6所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述低压半导体器件的工作电压大于等于0.7V且小于等于1.8V，所述...

【专利技术属性】
技术研发人员：汤钰，叶甜春，陈少民，李彬鸿，苏炳熏，
申请(专利权)人：广东省大湾区集成电路与系统应用研究院，
类型：发明
国别省市：