晶体管及其制作方法技术

本申请公开了一种晶体管及其制作方法，所述晶体管包括：外延结构；具有衬底以及位于所述衬底表面上的外延层，所述外延层包括依次形成在所述衬底上的成核层、缓冲层、沟道层、插入层、势垒层、间隔层、非故意掺杂层以及P型层；在平行于所述外延层的方向上，所述外延层包括第一区和第二区，以及位于所述第一区和所述第二区之间的第三区；位于所述第三区的隔离结构，所述隔离结构从所述外延层背离所述衬底的一侧至少延伸至所述沟道层与所述插入层的交界面；位于所述第一区的N沟道晶体管；位于所述第二区的P沟道晶体管。本申请可以有效提高P沟道晶体管性能，并且同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。电路。电路。

【技术实现步骤摘要】
晶体管及其制作方法


[0001]本申请涉及半导器件
，更具体的说，涉及一种晶体管及其制作方法。

技术介绍

[0002]GaN基电子器件已经经历二三十年的研究与发展，开始快速商业化。因其高速、高功率密度的优势，在5G基站、移动设备的小型快速充电器、激光雷达等场景中得到广泛应用。可以预期，在不久的将来，GaN基功率转换、电源管理系统有望服务于诸多新兴应用，如数据中心、无人驾驶、新能源汽车、人工智能等。这些应用对电能供应与供电模块的紧凑性要求高，这恰是GaN基功率电子产品对比传统硅基功率器件的优势所在。为充分发掘GaN的潜能，为构建更为智能、稳定、可靠的电源系统，业内一直致力于探索开发合适的技术平台以实现功率开关与各外围功能模块的高度集成。其中，逻辑电路在外围电路中广泛存在，是实现电源管理系统智能化的关键。
[0003]硅基微电子与集成电路的研发经验表明，互补型逻辑电路是制备大规模集成电路的最优拓扑。互补意味着电路由两种具有相反控制逻辑的晶体管组成，一种具有P型导电沟道，另一种具有N型导电沟道。这样的拓扑具有诸多优点，其中最为突出的是其极低的静态功耗。因为控制逻辑相反，所以在任何一个逻辑状态下，总有一类晶体管处于关断状态，从而有效阻断电流、显著降低功耗。然而，由于高性能P型导电沟道的GaN晶体管不易制备，与N型导电沟道晶体管的集成亦是困难重重，GaN基互补逻辑电路的研究进展缓慢。

技术实现思路

[0004]有鉴于此，本申请提供了一种晶体管及其制作方法，方案如下：
[0005]一种晶体管，包括：
[0006]外延结构，具有衬底以及位于所述衬底表面上的外延层，所述外延层包括依次形成在所述衬底上的成核层、缓冲层、沟道层、插入层、势垒层、间隔层、非故意掺杂层以及P型层；其中，在平行于所述外延层的方向上，所述外延层包括：第一区和第二区，以及位于所述第一区和所述第二区之间的第三区；
[0007]位于所述第三区的隔离结构，所述隔离结构从所述外延层背离所述衬底的一侧至少延伸至所述沟道层与所述插入层的交界面；
[0008]位于所述第一区的N沟道晶体管；
[0009]位于所述第二区的P沟道晶体管。
[0010]优选的，在上述晶体管中，在所述半导体衬底指向所述外延层的方向上，所述N沟道晶体管包括：位于所述第一区内的所述沟道层、所述插入层、所述势垒层、所述间隔层、所述非故意掺杂层、所述P型层以及第一电极结构；
[0011]所述第一区的非故意掺杂层覆盖所述间隔层的部分表面，所述第一区的P型层覆盖所述非故意掺杂层；
[0012]所述第一电极结构包括：位于所述间隔层表面上的第一源极和第一漏极；以及位
于所述第一源极和所述第一漏极之间的第一栅极；
[0013]其中，所述第一栅极位于所述P型层的表面上，且所述第一源极和所述第一漏极与所述第一栅极下方的P型层以及非故意掺杂层不接触。
[0014]优选的，在上述晶体管中，在所述半导体衬底指向所述外延层的方向上，所述P沟道晶体管包括位于所述第二区内的所述沟道层、所述插入层、所述势垒层、所述间隔层、所述非故意掺杂层、所述P型层以及第二电极结构；
[0015]所述第二区的P型层的表面内具有凹槽，所述凹槽的深度小于所述第二区的P型层的厚度；
[0016]所述第二电极结构包括：位于所述P型层表面上且互不接触的第二栅极、第二源极和第二漏极，所述第二栅极位于所述凹槽内，所述第二源极以及所述第二漏极位于所述凹槽两侧的P型层的表面上。
[0017]优选的，在上述晶体管中，所述第一区、所述第二区以及所述第三区中，所述外延层中的同一膜层同时制备。
[0018]优选的，在上述晶体管中，所述间隔层的厚度为0.5nm～10nm。
[0019]优选的，在上述晶体管中，所述非故意掺杂层的厚度为1nm～20nm。
[0020]优选的，在上述晶体管中，所述间隔层与所述非故意掺杂层为不同材质的氮化物层。
[0021]优选的，在上述晶体管中，所述P型层包括至少一层结构；
[0022]在所述衬底指向所述P型层的方向上，所述P型层包括：
[0023]依次层叠的P型轻掺杂半导体层、P型重掺杂半导体层和P型超重掺杂半导体层；
[0024]或，P型轻掺杂半导体层；
[0025]或，依次层叠的P型轻掺杂半导体层和P型重掺杂半导体层；
[0026]或，依次层叠的P型重掺杂半导体层、P型轻掺杂半导体层和P型重掺杂半导体层。
[0027]本申请还提供了一种晶体管的制作方法，包括：
[0028]提供一外延结构，具有衬底以及位于所述衬底表面上的外延层，所述外延层包括依次形成在所述衬底上的成核层、缓冲层、沟道层、插入层、势垒层、间隔层、非故意掺杂层以及P型层；在平行所述外延层的方向上，所述外延层包括第一区和第二区，以及位于所述第一区和所述第二区之间的第三区；
[0029]在所述第三区形成隔离结构，所述隔离结构从所述P型复合层至少延伸至所述沟道层与所述插入层的交界面；
[0030]在所述第一区形成N沟道晶体管；
[0031]在所述第二区形成P沟道晶体管。
[0032]优选的，在上述制作方法中，形成所述隔离结构的方法包括：
[0033]在所述第三区形成从所述P型复合层至少延伸至所述沟道层与所述插入层的交界面的离子注入区，作为所述隔离结构；
[0034]或，在所述第三区形成从所述P型复合层至少延伸至所述沟道层与所述插入层的交界面的沟槽，作为所述隔离结构。
[0035]优选的，在上述制作方法中，所述N沟道晶体管包括第一栅极、第一源极和第一漏极；
[0036]形成所述N沟道晶体管的方法包括：
[0037]对所述第一区的外延层进行图形化，露出部分间隔层，保留部分P型层及其下方的部分非故意掺杂层；
[0038]在所述第一区中露出的所述间隔层表面形成第一源极和第一漏极，在所述第一源极和所述第一漏极之间预留的P型层表面上形成第一栅极，所述第一源极和所述第一漏极与所述第一栅极下方的P型层以及非故意掺杂层不接触。
[0039]优选的，在上述制作方法中，所述P沟道晶体管包括第二栅极、第二源极和第二漏极；
[0040]所述P沟道晶体管的形成方法包括：
[0041]在所述第二区的P型层表面向内部形成凹槽，所述凹槽的深度小于所述P型层的厚度；
[0042]在所述P型层的表面形成第二栅极、第二源极以及第二漏极，其中，所述第二栅极位于所述凹槽内，所述第二源极以及所述第二漏极位于所述凹槽两侧的P型层表面上；所述第二栅极、所述第二源极以及所述第二漏极互不接触。
[0043]优选的，在上述制作方法中，所述第一区、所述第二区以及所述第三区中，所述外延层中的同一膜层同时制备。
[0044]优选的，在上述制作方法中，所述间隔层的厚度为0.5nm～10nm。
[0045]优选的，在上述制作方法本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管，其特征在于，包括：外延结构，具有衬底以及位于所述衬底表面上的外延层，所述外延层包括依次形成在所述衬底上的成核层、缓冲层、沟道层、插入层、势垒层、间隔层、非故意掺杂层以及P型层；其中，在平行于所述外延层的方向上，所述外延层包括第一区和第二区，以及位于所述第一区和所述第二区之间的第三区；位于所述第三区的隔离结构，所述隔离结构从所述外延层背离所述衬底的一侧至少延伸至所述沟道层与所述插入层的交界面；位于所述第一区的N沟道晶体管；位于所述第二区的P沟道晶体管。2.根据权利要求1所述的晶体管，其特征在于，在所述半导体衬底指向所述外延层的方向上，所述N沟道晶体管包括：位于所述第一区内的所述沟道层、所述插入层、所述势垒层、所述间隔层、所述非故意掺杂层、所述P型层以及第一电极结构；所述第一区的非故意掺杂层覆盖所述间隔层的部分表面，所述第一区的P型层覆盖所述非故意掺杂层；所述第一电极结构包括：位于所述间隔层表面上的第一源极和第一漏极；以及位于所述第一源极和所述第一漏极之间的第一栅极；其中，所述第一栅极位于所述P型层的表面上，且所述第一源极和所述第一漏极与所述第一栅极下方的P型层以及非故意掺杂层不接触。3.根据权利要求1所述的晶体管，其特征在于，在所述半导体衬底指向所述外延层的方向上，所述P沟道晶体管包括位于所述第二区内的所述沟道层、所述插入层、所述势垒层、所述间隔层、所述非故意掺杂层、所述P型层以及第二电极结构；所述第二区的P型层的表面内具有凹槽，所述凹槽的深度小于所述第二区的P型层的厚度；所述第二电极结构包括：位于所述P型层表面上且互不接触的第二栅极、第二源极和第二漏极，所述第二栅极位于所述凹槽内，所述第二源极以及所述第二漏极位于所述凹槽两侧的P型层的表面上。4.根据权利要求1所述的晶体管，其特征在于，所述第一区、所述第二区以及所述第三区中，所述外延层中的同一膜层同时制备。5.根据权利要求1所述的晶体管，其特征在于，所述间隔层的厚度为0.5nm～10nm。6.根据权利要求1所述的晶体管，其特征在于，所述非故意掺杂层的厚度为1nm～20nm。7.根据权利要求1所述的晶体管，其特征在于，所述间隔层与所述非故意掺杂层为不同材质的氮化物层。8.根据权利要求1所述的晶体管，其特征在于，所述P型层包括至少一层结构；在所述衬底指向所述P型层的方向上，所述P型层包括：依次层叠的P型轻掺杂半导体层、P型重掺杂半导体层和P型超重掺杂半导体层；或，P型轻掺杂半导体层；或，依次层叠的P型轻掺杂半导体层和P型重掺杂半导体层；或，依次层叠的P型重掺杂半导体层、P型轻掺杂半导体层和P型重掺杂半导体层。9.一种晶体管的制作方法，其特征在于，包括：
提供一外延结构，...

【专利技术属性】
技术研发人员：高维强，肖金平，贾利芳，闻永祥，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：