自对准双槽MOSFET结构及其制造方法技术

本发明专利技术公开了一种自对准双槽MOSFET结构及其制造方法，在衬底上形成第一种导电类型的第一半导体层、第二种导电类型的体区层和第一种导电类型的源区层后，利用第一硬掩模至第四硬掩模之间的不同刻蚀选择比，与侧墙工艺相结合，在第一半导体层中以交替方式形成自对准的多个栅沟槽和源沟槽的阵列，栅沟槽中形成有栅氧层和栅极，源沟槽中形成有第二种导电类型的第二半导体层，在栅沟槽和源沟槽之间的第一半导体层上形成有侧墙结构，侧墙之间形成有粘合层。本发明专利技术可节省光罩，缩小器件面积，并能进一步减小电阻，增加电流量和开关速度，改善了器件性能。件性能。件性能。

【技术实现步骤摘要】
自对准双槽MOSFET结构及其制造方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种自对准双槽MOSFET结构及其制造方法。

技术介绍

[0002]沟槽MOSFET相对于平面结构的MOSFET，可以提供较短的源
‑
漏之间电流路径，从而可以减小导通阻抗，允许更多的电流行进通过开关，进而显著降低功率损耗。降低MOSFET器件中结构之间的间距，使MOSFET器件具有更小的管芯面积，可以实现每平方面积的电阻的进一步降低，并增加电流密度。然而，随着器件面积的不断缩小，也带来制造过程中的处理步骤的数量和光罩的数量的增加，这无疑增加了制造成本。另外，由于套刻误差的存在，也造成了短路电阻的增加。

技术实现思路

[0003]本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种自对准双槽MOSFET结构及其制造方法。
[0004]为实现上述目的，本专利技术的技术方案如下：
[0005]本专利技术提供一种自对准双槽MOSFET结构，包括：
[0006]覆盖于衬底上表面上的第一种导电类型的第一半导体层；
[0007]形成于所述第一半导体层中且位于所述第一半导体层上表面以内的第一种导电类型的源区层，和位于所述源区层下层的第二种导电类型的体区层；
[0008]自所述第一半导体层上表面并列进入所述第一半导体层中且以交替方式形成的多个栅沟槽和源沟槽的阵列，所述栅沟槽中形成有栅极和位于所述栅极与所述栅沟槽的内壁之间的栅氧层，所述源沟槽中形成有第二种导电类型的第二半导体层；
[0009]突出形成于所述第一半导体层的上表面上且位于每两个相邻的所述栅沟槽和所述源沟槽之间的多个侧墙结构，和形成于所述侧墙之间的粘合层；
[0010]其中，所述源沟槽通过每两个相邻的所述侧墙之间的开口自对准地形成于每两个相邻的所述栅沟槽之间。
[0011]进一步地，所述栅沟槽的底端位于所述体区层下方的所述第一半导体层中，所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐。
[0012]进一步地，所述栅极的顶端突出于所述第一半导体层的上表面上，且位于所述侧墙之间。
[0013]进一步地，所述侧墙包括相连的第一侧墙和第二侧墙；其中，所述第一侧墙紧邻所述栅沟槽的两侧设置，所述第二侧墙形成于所述第一侧墙的外侧，并紧邻所述源沟槽的两侧设置，位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度由所述第二侧墙的水平宽度决定。
[0014]进一步地，还包括：覆盖于所述侧墙和所述粘合层的上表面上的顶层金属层。
[0015]本专利技术还提供一种自对准双槽MOSFET结构的制造方法，包括：
[0016]提供一衬底，形成覆盖于所述衬底上表面上的第一种导电类型的第一半导体层；
[0017]在所述第一半导体层中形成位于所述第一半导体层上表面以内的第一种导电类型的源区层，以及形成位于所述源区层下层的第二种导电类型的体区层；
[0018]在所述第一半导体层的上表面上形成多个第一硬掩膜层图形；
[0019]在所述第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在所述第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出所述第一硬掩膜层图形的顶部和位于相邻侧的两个所述第二硬掩膜层图形之间的所述第一半导体层的上表面；
[0020]在露出的所述第一半导体层的上表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个所述第二硬掩膜层图形之间形成第三硬掩膜层图形；
[0021]去除所述第二硬掩膜层图形，然后，在所述第一硬掩膜层图形两侧和所述第三硬掩膜层图形两侧分别形成第一侧墙结构；
[0022]以所述第一侧墙为掩膜，在露出的所述第一半导体层的上表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极；
[0023]在所述栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个所述第一侧墙之间形成第四硬掩膜层图形；
[0024]去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层；
[0025]去除所述第四硬掩膜层图形，在露出的所述栅沟槽和所述源沟槽上覆盖形成位于所述第一侧墙之间的粘合层。
[0026]进一步地，所述以所述第一侧墙为掩膜，在露出的所述第一半导体层的上表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极，具体包括：
[0027]以所述第一侧墙和所述第一硬掩膜层图形及所述第三硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述第一半导体层的上表面上向下刻蚀形成栅沟槽，并使所述栅沟槽的底端位于所述体区层下方的所述第一半导体层中；
[0028]在所述栅沟槽的内壁上沉积栅氧层材料，以及在所述栅氧层以内的所述栅沟槽中填充栅极材料，并对所述栅极材料进行回刻，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极，并使所述栅极的顶端突出于所述第一半导体层的上表面上，且位于所述第一侧墙之间。
[0029]进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层，具体包括：
[0030]通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后，以所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
[0031]之后，在所述源沟槽中填充第二半导体层材料，并进行回刻，在所述源沟槽中形成
第二种导电类型的第二半导体层，并使所述第二半导体层的顶端与所述第一半导体层的上表面平齐。
[0032]进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层，具体包括：
[0033]通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，在位于所述第四硬掩膜层图形两侧的所述第一侧墙外侧上形成第二侧墙结构；
[0034]然后，以所述第二侧墙、所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第二侧墙之间露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
[0035]之后，在所述源沟槽中填充第二半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的第二半导体层，并使所述第二半导体层的顶端与所述第一半导体层的上表面平齐；
[0036]其中，在形成所述第二侧墙时，通过对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自对准双槽MOSFET结构，其特征在于，包括：覆盖于衬底上表面上的第一种导电类型的第一半导体层；形成于所述第一半导体层中且位于所述第一半导体层上表面以内的第一种导电类型的源区层，和位于所述源区层下层的第二种导电类型的体区层；自所述第一半导体层上表面并列进入所述第一半导体层中且以交替方式形成的多个栅沟槽和源沟槽的阵列，所述栅沟槽中形成有栅极和位于所述栅极与所述栅沟槽的内壁之间的栅氧层，所述源沟槽中形成有第二种导电类型的第二半导体层；突出形成于所述第一半导体层的上表面上且位于每两个相邻的所述栅沟槽和所述源沟槽之间的多个侧墙结构，和形成于所述侧墙之间的粘合层；其中，所述源沟槽通过每两个相邻的所述侧墙之间的开口自对准地形成于每两个相邻的所述栅沟槽之间。2.根据权利要求1所述的自对准双槽MOSFET结构，其特征在于，所述栅沟槽的底端位于所述体区层下方的所述第一半导体层中，所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐。3.根据权利要求1所述的自对准双槽MOSFET结构，其特征在于，所述栅极的顶端突出于所述第一半导体层的上表面上，且位于所述侧墙之间。4.根据权利要求1所述的自对准双槽MOSFET结构，其特征在于，所述侧墙包括相连的第一侧墙和第二侧墙；其中，所述第一侧墙紧邻所述栅沟槽的两侧设置，所述第二侧墙形成于所述第一侧墙的外侧，并紧邻所述源沟槽的两侧设置，位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度由所述第二侧墙的水平宽度决定。5.根据权利要求1所述的自对准双槽MOSFET结构，其特征在于，还包括：覆盖于所述侧墙和所述粘合层的上表面上的顶层金属层。6.一种自对准双槽MOSFET结构的制造方法，其特征在于，包括：提供一衬底，形成覆盖于所述衬底上表面上的第一种导电类型的第一半导体层；在所述第一半导体层中形成位于所述第一半导体层上表面以内的第一种导电类型的源区层，以及形成位于所述源区层下层的第二种导电类型的体区层；在所述第一半导体层的上表面上形成多个第一硬掩膜层图形；在所述第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在所述第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出所述第一硬掩膜层图形的顶部和位于相邻侧的两个所述第二硬掩膜层图形之间的所述第一半导体层的上表面；在露出的所述第一半导体层的上表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个所述第二硬掩膜层图形之间形成第三硬掩膜层图形；去除所述第二硬掩膜层图形，然后，在所述第一硬掩膜层图形两侧和所述第三硬掩膜层图形两侧分别形成第一侧墙结构；以所述第一侧墙为掩膜，在露出的所述第一半导体层的上表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极；在所述栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个所述第一侧墙之间形成第四硬掩膜层图形；去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体
层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二...

【专利技术属性】
技术研发人员：黄子伦，
申请(专利权)人：苏州聚谦半导体有限公司，
类型：发明
国别省市：