高介电常数电容器结构制造技术

本实用新型专利技术提供了一种高介电常数电容器结构，包括：半导体衬底；位于所述半导体衬底沟槽上的绝缘层、绝缘层上的介质层和导电层；其中，所述绝缘层的材料为添加有三甲基铝的氧化铪，该结构能够增加高介电常数值，减小漏电流。减小漏电流。减小漏电流。

【技术实现步骤摘要】
高介电常数电容器结构


[0001]本技术涉及半导体制造
，尤其涉及一种高介电常数电容器结构。

技术介绍

[0002]存储电容器的单位存储单元一般包括一个存储电容及一个MOS晶体管。其存储密度的增加需要单位面积上集成更多的存储单元以及单位存储单元存储更多的信息。随着半导体技术集成度和芯片性能要求的提高，芯片面积不断缩小，单位面积上集成了更多的存储单元，但随着单位面积上堆叠层级增多，导致电容的漏电流大，且降低了高介电常数值。
[0003]因此，有必要提供一种新型的高介电常数电容器结构以改善现有技术中存在的上述问题。

技术实现思路

[0004]本技术的目的在于提供一种高介电常数电容器结构，用以在增加电容的高介电常数值，减小漏电流。
[0005]为实现上述目的，本技术的一种高介电常数电容器结构，包括：
[0006]半导体衬底；位于所述半导体衬底沟槽上的绝缘层、绝缘层上的介质层和导电层；其中，所述绝缘层的材料为添加有三甲基铝的氧化铪。
[0007]可选地，上述高介电常数电容器结构还包括位于所述绝缘层下方的阻挡层，所述阻挡层的材料为氧化钛。
[0008]可选地，所述阻挡层和所述绝缘层是通过原子层淀积形成的。
[0009]可选地，所述绝缘层上的介质层上方还包括位于所述介质层上方的另一绝缘层，以及所述另一绝缘层上的另一介质层。
[0010]可选地，所述介质层的材料为多晶硅或者氮化钛。
[0011]可选地，所述导电层的材料为铜、铝或钨。
[0012]本技术提供的高介电常数电容器结构的有益效果在于：在保证存储电容器性能的前提下，能够增加高介电常数值，减小漏电流。
附图说明
[0013]图1为本技术提供的一种高介电常数电容器结构示意图；
[0014]图2为本技术提供的一种高介电常数电容器结构的制造方法流程示意图；
[0015]图3至图6为本技术一些实施例的各个工艺制备阶段的阶段性中间结构的示意图。
[0016]图中标号：
[0017]01第一沟槽；02第二沟槽；
[0018]100半导体衬底；
[0019]201掩膜层；202阻挡层；203绝缘层；204介质层；205导电层。
具体实施方式
[0020]为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
[0021]图1示出了一种高介电常数电容器结构，图2中的各个结构图分别示出了该示例下各个工艺制备阶段的阶段性中间结构示意图。
[0022]参见图1，本技术实施例提供的高介电常数电容器结构包括：半导体衬底100，所述半导体衬底100设有第一沟槽，依次堆叠于所述第一沟槽上的绝缘层203、绝缘层上的介质层204、导电层205，其中，其中，所述绝缘层203的材料为添加有三甲基铝的氧化铪。该绝缘层203可以有效阻挡漏电，且三甲基铝可以增加高介电常数值。
[0023]一种可能的实施例中，上述绝缘层203下方还可以包括阻挡层202，所述阻挡层202的材料为氧化钛。该阻挡层可以进一步地增加高介电常数值。
[0024]在另一种可能的实施例中，所述阻挡层202和所述绝缘层203是通过原子层淀积形成的。
[0025]值得说明的是，上述高介电常数电容器结构可以是多层堆叠结构，例如，所述绝缘层203上的介质层204上方还包括位于所述介质层204上方的另一绝缘层，以及所述另一绝缘层上的另一介质层。当然，还可以根据实际需要堆叠更多的绝缘层和介质层，对此本实施例不作具体限定。
[0026]在一种可能的实施例中，所述介质层204的材料为多晶硅(Poly)或者氮化钛。
[0027]在一种可能的实施例中，所述导电层205的材料为铜、铝或钨。
[0028]下面结合高介电常数电容器结构的制造工艺对上述高介电常数电容器结构的形成过程进行描述，图2示出了高介电常数电容器结构的制造方法流程示意图，图3至图6分别示出了该示例下各个工艺制备阶段的阶段性中间结构剖面示意图。
[0029]参见图2，本技术实施例提供的高介电常数电容器结构的制造方法包括如下步骤：
[0030]S201，提供半导体衬底100。
[0031]示例性地，如图3中的(a)所示，半导体衬底100可以是N型或P型硅衬底。所述半导体衬底100的材料包括硅、锗、锗化硅、碳化硅、砷化镓、镓化铟中的一种或多种组合，所述半导体衬底100还可以为绝缘体上的硅半导体衬底或者绝缘体上的锗半导体衬底。
[0032]S202，形成位于所述半导体衬底100上的掩膜层201。
[0033]示例性地，如图2中的(a)所示，掩膜层201可以是氮化硅、碳化硅、氮氧化硅或碳氮化硅中的任意一种或多种。
[0034]S203，刻蚀所述掩膜层201，形成第一沟槽01。
[0035]示例性地，如图2中的(b)所示，通过在掩膜层201涂覆光刻胶，然后进行图形化刻
蚀，可以形成如图2中(c)所示的第一沟槽01。该步骤采用的光刻胶可以是成本相对便宜的光刻胶。
[0036]S204，形成位于所述第一沟槽01的底部和侧壁，以及所述掩膜层201上方的阻挡层202，使得形成第二沟槽02，所述第二沟槽02的槽宽和槽深均小于所述第一沟槽01的槽宽和槽深。
[0037]示例性地，如图2中的(c)所示，去除掩膜层201上涂覆的光刻胶，然后淀积一层氧化钛TiO，可以形成如图4所示的第二沟槽02。
[0038]S205，在所述阻挡层202上方沉积形成绝缘层203。
[0039]示例性地，经过一次原子层淀积，在所述阻挡层202上方沉积形成绝缘层203，如图5所示。
[0040]S106，在所述绝缘层203上方沉积形成介质层204。
[0041]示例性地，介质层204可以是多晶硅(Poly)或者TiN金属，多晶硅可以是氮化硅、碳化硅、氮氧化硅或碳氮化硅中的任意一种或多种。
[0042]S107，在介质层204上沉积导电层205。
[0043]示例性地，利用金属钨来填满沟槽，形成如图1所示的高介电常数电容器结构。
[0044]本实施例中，通过上述制造方法可以在使用普通光刻胶的生产条件下，完成较高光刻精度的刻蚀，最终制造的沟槽的槽宽较窄，这样有助于增大电容的表面积，提升存储电容器的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高介电常数电容器结构，其特征在于，包括：半导体衬底；位于所述半导体衬底沟槽上的绝缘层、绝缘层上的介质层和导电层；其中，所述绝缘层的材料为添加有三甲基铝的氧化铪。2.根据权利要求1所述的高介电常数电容器结构，其特征在于，还包括位于所述绝缘层下方的阻挡层，所述阻挡层的材料为氧化钛。3.根据权利要求2所述的高介电常数电容器结构，其特征在于，所述阻挡层和所述绝缘层是通过原...

【专利技术属性】
技术研发人员：黄子伦，
申请(专利权)人：苏州聚谦半导体有限公司，
类型：新型
国别省市：