包括至少一个电容元件的集成电路及对应的制造方法技术

本公开的实施例涉及包括至少一个电容元件的集成电路及对应的制造方法。电容元件包括由轮廓界定的第一导电层和覆盖第一导电层的低压电介质层。第二导电层覆盖低压电介质层并且包括：第一部分，位于第一导电层的中心区域之上，形成第一电容器电极；以及第二部分，位于第一导电层的整个轮廓的内边界处的第一导电层之上，并且位于第一导电层的整个轮廓的外边界处的正面之上。第二导电层的第一部分和第二部分通过延伸穿过第二导电层的环形开口电分离。第一导电层电连接到第二导电层的第二部分以形成第二电容器电极。以形成第二电容器电极。以形成第二电容器电极。

【技术实现步骤摘要】
包括至少一个电容元件的集成电路及对应的制造方法
[0001]优先权要求
[0002]本申请要求于2021年04月21日提交的法国专利申请号2104162的优先权，其内容在法律允许的最大范围内通过引用以其整体并入于此。


[0003]实施例和实施方式涉及集成电路，并且更具体地涉及电容元件和用于在集成电路中制造电容元件的方法。

技术介绍

[0004]集成电路的一些部分，诸如模拟部分和射频(RF)接收链，在给定的供电电压范围内需要线性电容元件。这种类型的集成电路部分中的供电电压通常在6V(伏特)的范围内。
[0005]金属
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绝缘体
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金属(MIM)类型的电容元件，即具有由电介质层分开的两个模架或导电电极的电容元件，通常具有良好的线性度。
[0006]然而，MIM类型的电容元件每单位面积可以具有相对低的电容值，特别是当这些电容元件与集成电路的其他元件结合制造时。实际上，联合制造步骤不一定专用于和优化电容元件的生产。
[0007]因此，MIM类型的电容元件可以占据集成电路的模拟和RF接收部分的表面积的多达50％。
[0008]因此，期望减小由具有良好线性度的电容元件占据的表面积。
[0009]在这方面，提出了减小电介质层的厚度以便在两倍或甚至四倍的范围内增加每单位面积的电容值的实施例和实施方式。
[0010]然而，在常规结构中减小电介质层的厚度具有困难，因为所得的电容元件在使用期间经受电降级、在制造集成电路的方法的步骤期间经受化学降级，或者经受庞大的拓扑约束。
[0011]在这方面参考图1。
[0012]图1图示了MIM类型的电容元件的实施例的截面图11、12、13，对于该电容元件，其中期望增加每单位面积的电容值。电容元件被制作在浅沟槽隔离(STI)类型的电介质区域的表面上，并且包括第一导电层10、电介质层30和第二导电层20的叠加部。
[0013]电介质层30可以由适于承受高压的“ONO”类型(即氧化物层、氮化物层和氧化硅层)的堆叠组成，其通常具有在13nm的范围内的厚度。
[0014]在截面图11中，电介质层30和第二导电层20包括边缘，并且特别是第一导电层10的上脊。
[0015]然而，通过减小电介质层30的厚度，电介质层30的击穿电压也减小。因此，对于低于击穿电压的操作电压，沿着脊和在第一导电层10的顶点处的尖端效应TPEF可以生成可以击穿电介质层30的电场。
[0016]在截面图12中，电介质层30的一部分在边缘上，特别是在第一导电层10的脊上未
被覆盖。电介质层30不经受因尖端效应而击穿的风险，但在一些制造步骤期间被暴露。
[0017]然而，制造步骤可以包括湿法蚀刻类型的处理，其可以溶解“底切”UDCT两个导电层10、20之间的电介质层30，并且在电介质层30较薄时更快地溶解。电介质层30中的底切UDCT可以引起可靠性问题，诸如过早击穿。
[0018]在截面图13中，第一导电层10、第二导电层20和电介质层30是自对准的，即具有铅垂对准的边缘，通常通过共同的定向蚀刻。这允许先验地避免由尖端效应和底切造成的击穿问题。然而，在实践中，在模拟部分和RF接收部分中没有提供这种类型的高拓扑叠加部的蚀刻，这些部分通常具有低拓扑。由于不同拓扑的区域之间转换的约束，这需要在电容元件周围提供空余量MRG，范围为几微米。
[0019]由空余量MRG占据的空间实际上减小了这种实施例的每单位面积的电容值。在电容元件的小型实施例中，这甚至会产生相对于常规实施例的损耗，即使通过减小电介质层30的厚度获得了增益。
[0020]因此，需要增加电容元件，特别是电压线性电容元件的每单位面积的电容值，同时避免上述的集成电路在使用中和制造期间的降级风险。同时，期望电容元件的制造可以与集成电路的其他通常实施例协同集成。

技术实现思路

[0021]根据一个方面，在这方面，提出了一种集成电路，包括至少一个电容元件，该电容元件包括：第一导电层，布置在半导体衬底的正面上，由轮廓界定，并且形成电容元件的第一电极；覆盖第一导电层的低压电介质层；以及第二导电层。该第二导电层包括：第一部分，位于第一导电层的中心区域上并且形成电容元件的第二电极；第二部分，一方面，位于第一导电层的上表面上，位于第一导电层的整个轮廓的内边界上，另一方面，位于第一导电层的整个轮廓的外边界上的正面上；其中第二导电层的第一部分和第二部分电分离，第一导电层适于电连接到第二导电层的第二部分。
[0022]术语“低压”电介质层意指在集成电路的低压域的极限处具有击穿电压的电介质层。术语“低压”因此以相对于集成电路的给定实施例中涉及的电压的相对方式来定义。通常，低压可以是1V到2V范围内的电压，或者更广泛地，是低于5V的电压。
[0023]相对于“ONO”类型的常规电介质层，低压电介质层可以允许每单位面积的电容值翻倍，甚至翻四倍。
[0024]在下文中使用的术语“高压”也具有相对于集成电路的给定实施例中涉及的电压的相对含义。高压电介质层对应于能够承受集成电路的高压域的电介质层。通常，高压可以是12V范围内的电压，或更广泛地在5V和20V之间的电压。
[0025]在一方面，根据该方面定义的电容元件不具有由尖端效应引起的电介质层击穿的风险，因为第一导电层的位于其整个轮廓之上的脊和顶点被第二导电层的第二部分覆盖，并且与第一导电层不具有电位差。
[0026]在另一方面，第二导电层的外部界定(在位于正面上的单一厚度的第二导电层中制作)不施加任何特定的拓扑约束。
[0027]也在另一方面，电容元件的如此定义的结构可以被制造成使得低压电介质层在湿法蚀刻步骤期间被完全覆盖并且因此被保护，直到在第二导电层的第一部分和第二部分之
间形成电隔离。
[0028]根据一个实施例，环形开口被布置成穿过第二导电层的整个厚度直至到达第一导电层，以便将第二导电层的在环形开口的形状内部的第一部分与第二导电层的在环形开口的形状外部的第二部分分开。
[0029]同样，环形开口(在位于第一导电层上的单一厚度的第二导电层中制作)的形成不施加任何特定的拓扑约束，也不施加任何后续的湿法蚀刻。
[0030]根据一个实施例，第一导电层被布置在半导体衬底中的浅沟槽隔离类型的隔离区域上。
[0031]这对应于MIM类型的电容元件的实施例，其呈现出具有良好电压线性的电容值。术语“良好的线性度”意指在应用(例如在射频接收或模拟电路中)的操作电压范围内，对于应用具有可接受变化的电容值。
[0032]应当注意，首字母缩略词MIM虽然源自术语“金属
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绝缘体
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金属”，但更一般地表示除金属之外的导电材料(诸如多晶硅)的结构，并且特别区别于MOS类型的电容元件(本领域技术人员熟知的“金属
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氧化物
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半导体”结构的首字母缩写词，其通常较不线性本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包括电容元件的集成电路，包括：第一导电层，布置在衬底的正面，由轮廓界定，并且所述第一导电层形成所述电容元件的第一电极的第一部件；低压电介质层，覆盖所述第一导电层；第二导电层，在所述低压电介质层上，并且包括：第一部分，位于所述第一导电层的中心区域处的所述第一导电层的上表面之上，并且形成所述电容元件的第二电极；第二部分，包括位于所述第一导电层的所述上表面之上、并且围绕所述第一部分的内边界部分，以及位于所述衬底的所述正面之上、并且围绕所述第一导电层的外边界部分；所述第二部分形成所述电容元件的所述第一电极的第二部件；其中所述第二导电层的所述第一部分和所述第二部分被电分离；以及其中所述第一导电层被电连接到所述第二导电层的所述第二部分。2.根据权利要求1所述的集成电路，其中环形开口被布置成穿过所述第二导电层的整个厚度直至到达所述第一导电层为止，所述环形开口将所述第二导电层的位于所述环形开口的形状内部的所述第一部分与所述第二导电层的位于所述环形开口的所述形状外部的所述第二部分的所述内边界部分分离。3.根据权利要求1所述的集成电路，其中所述第一导电层被布置在浅沟槽隔离类型的所述衬底的隔离区域上。4.根据权利要求1所述的集成电路，其中所述低压电介质层是具有在1纳米至6纳米之间的厚度的氧化硅层。5.根据权利要求1所述的集成电路，其中所述低压电介质层具有与所述集成电路的旨在以低于5V的低压操作的低压晶体管的栅极电介质层相同的成分和相同的厚度。6.根据权利要求1所述的集成电路，其中所述第二导电层具有与所述集成电路的旨在以低于5V的低压操作的低压晶体管的栅极导电区域相同的成分和相同的厚度。7.根据权利要求1所述的集成电路，其中所述第一导电层具有与所述集成电路的旨在以大于5V的高压操作的高压晶体管的栅极导电区域相同的成分和相同的厚度。8.一种用于制造包括电容元件的集成电路的方法，包括通过以下方式制造所述电容元件：通过在衬底的正面之上沉积第一导电层并且进行蚀刻以限定所述第一导电层的轮廓来形成所述电容元件的第一电极的第一部分；形成覆盖所述第一导电层的低压电介质层；在所述正面之上和由所述低...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：