一种带同步功能DDS电路制造技术

本发明专利技术公开一种带同步功能DDS电路，属于集成电路领域，包括同步接收电路、同步发送电路、时钟分频及控制器、相位累加器、相幅转换器、数据合成器和数模转换器。在外部输入同步信号后，数字内核会自动与同步输入信号上升沿同步。本发明专利技术通过输入的同步信号进行边缘检测并实现内核时钟的同步，从而生成初始相位一致的数字正弦波形，实现多个DDS电路的输出同步，解决了多片DDS电路使用时初始相位不一致的问题，无需外部配置时钟或同步机制电路，简化了DDS应用时的电路配置及使用难度，可广泛应用于DDS或相关高速数模转换器电路中。于DDS或相关高速数模转换器电路中。于DDS或相关高速数模转换器电路中。

【技术实现步骤摘要】
一种带同步功能DDS电路


[0001]本专利技术涉及集成电路
，特别涉及一种带同步功能DDS电路。

技术介绍

[0002]DDS(Direct Digital Synthesizer，直接式数字频率合成器)是一种采用全数字化方式合成的信号发生器电路，可通过内置的数模转换电路生成灵活调制的正弦模拟波形，具有快速配置、精密调频和高精度调制等特点，在雷达、测试及通讯等领域广泛应用。该类器件在多通道应用时由于外围电路、上电配置和时钟端的影响，实际使用时很难保证输出信号的相位一致，传统方法会配置外围时钟电路并进行同步上电配置，或对输出信号进行移相处理，硬件消耗较大且配置复杂。

技术实现思路

[0003]本专利技术的目的在于提供一种带同步功能DDS电路，以解决目前多片DDS电路使用时初始相位不一致的问题。
[0004]为解决上述技术问题，本专利技术提供了一种带同步功能DDS电路，包括：
[0005]相位累加器，接收输入的Config信号，生成连续相位信号Phase(1)～Phase(m)；
[0006]相幅转换器，将连续相位信号转换为连续幅度信号Amp(1)～Amp(m)；
[0007]数据合成器，将连续幅度信号转换为交织数字正弦信号data(1)～data(n)；
[0008]模拟接收及合成器，接收交织数字正弦信号，并合成为模拟差分信号Adata(p)和Adata(q)；
[0009]数模转换器，将模拟差分信号转换为模拟正弦输出；
[0010]同步接收电路，接收外部同步输入信号Sync_in并产生内部同步时钟f
clk/
2；
[0011]同步发送电路，将内部同步时钟f
clk/
2转换为外部输出的同步输出信号Sync_out；
[0012]时钟分频及控制器，将内部同步时钟f
clk
/2处理为已同步的模块时钟f
clk
/m、f
clk
/m、f
clk
/n、f
clk/
2、f
clk
，并分别提供给相位累加器、相幅转换器、数据合成器、模拟接收及合成器和数模转换器。
[0013]在一种实施方式中，所述同步接收电路包括延时电路、缓冲器二、缓冲器四、缓冲器六、缓冲器八、缓冲器十、缓冲器十三、D触发器三、D触发器五、D触发器七、D触发器九、D触发器十一、D触发器十五、与非门十二和与非门十四；
[0014]所述延时电路的输入端连接外部同步输入信号Sync_in和延时参数Input_delay<N:0>，输出端通过缓冲器二连接D触发器三的D端；D触发器三的Q端通过缓冲器四连接D触发器五的D端，D触发器五的Q端通过缓冲器六连接D触发器七的D端，D触发器七的Q端通过缓冲器八连接D触发器九的D端；
[0015]D触发器九的Q端同时连接缓冲器十的输入端和D触发器十一的D端，接缓冲器十的输出端和D触发器十一的Q端同时连接与非门十二的输入端；与非门十二的输出端通过缓冲器十三连接与非门十四的一个输入端，与非门十四的输出端连接D触发器十五的D端，D触发
器十五的Q端连接与非门十四的另一个输入端；
[0016]所述D触发器三、D触发器五、D触发器七、D触发器九、D触发器十一、D触发器十五的时钟信号端均连接系统时钟f
clk
。
[0017]在一种实施方式中，所述同步发送电路包括D触发器二十一、D触发器二十三、D触发器二十五、D触发器二十七、D触发器三十、反向器二十、反向器二十二、反向器二十四、反向器二十六、反向器二十八和与门二十九；
[0018]所述D触发器二十一的时钟输入端连接f
clk
/2，D端连接反向器二十的输出端，Q端连接反向器二十的输入端；
[0019]所述D触发器二十三的时钟输入端连接D触发器二十一的Q端，D端连接反向器二十二的输出端，Q端连接反向器二十二的输入端；
[0020]所述D触发器二十五的时钟输入端连接D触发器二十三的Q端，D端连接反向器二十四的输出端，Q端连接反向器二十四的输入端；
[0021]所述D触发器二十七的时钟输入端同时连接D触发器二十五的Q端和反向器二十八的输入端，D端连接反向器二十六的输出端，Q端连接反向器二十六的输入端；
[0022]所述与门二十九的输入端分别连接D触发器二十七的Q端和反向器二十八的输出端，输出端连接D触发器三十的D端；D触发器三十的时钟输入端连接内部同步时钟f
clk
/2，Q端连接同步输出信号Sync_out。
[0023]在一种实施方式中，所述Config信号用于配置DDS电路的相位、频率、幅度参数。
[0024]在一种实施方式中，所述连续相位信号Phase(1)～Phase(m)的位数m由实际需求决定，取4、8、16...，对应的，其时钟为f
clk
/m。
[0025]在一种实施方式中，所述连续幅度信号Amp(1)～Amp(m)的位数m与所述连续相位信号一致，对应的，其时钟为f
clk
/m。
[0026]在一种实施方式中，所述交织数字正弦信号data(1)～data(n)由实际需求决定，取2或4，对应的，其时钟为f
clk
/n。
[0027]在一种实施方式中，所述时钟分频及控制器输入有同步使能信号Sync_en，用于开启电路同步功能。
[0028]在一种实施方式中，所述同步输出信号Sync_out的频率为f
clk
/16，占空比为25％。
[0029]本专利技术提供的一种带同步功能DDS电路，实现多个DDS电路同时使用的场景下输出信号相位一致。本专利技术通过输入的同步信号进行边缘检测并实现内核时钟的同步，从而生成初始相位一致的数字正弦波形，实现多个DDS电路的输出同步。本专利技术提出的DDS电路包括同步接收电路、同步发送电路、时钟分频及控制器、相位累加器、相幅转换器、数据合成器和数模转换器，在外部输入同步信号后，数字内核会自动与同步输入信号上升沿同步。本专利技术可解决多片DDS电路使用时初始相位不一致的问题，无需外部配置时钟或同步机制电路，简化了DDS应用时的电路配置及使用难度，可广泛应用于DDS或相关高速数模转换器电路中。
附图说明
[0030]图1是本专利技术提供的一种带同步功能DDS电路结构示意图；
[0031]图2是本专利技术中同步接收电路的结构示意图；
[0032]图3是本专利技术中同步接收电路的信号时序图；
[0033]图4是本专利技术中同步发送电路的结构示意图；
[0034]图5是本专利技术中同步发送电路的信号时序图。
具体实施方式
[0035]以下结合附图和具体实施例对本专利技术提出的一种带同步功能DDS电路作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带同步功能DDS电路，其特征在于，包括：相位累加器，接收输入的Config信号，生成连续相位信号Phase(1)～Phase(m)；相幅转换器，将连续相位信号转换为连续幅度信号Amp(1)～Amp(m)；数据合成器，将连续幅度信号转换为交织数字正弦信号data(1)～data(n)；模拟接收及合成器，接收交织数字正弦信号，并合成为模拟差分信号Adata(p)和Adata(q)；数模转换器，将模拟差分信号转换为模拟正弦输出；同步接收电路，接收外部同步输入信号Sync_in并产生内部同步时钟f
clk/
2；同步发送电路，将内部同步时钟f
clk/
2转换为外部输出的同步输出信号Sync_out；时钟分频及控制器，将内部同步时钟f
clk
/2处理为已同步的模块时钟f
clk
/m、f
clk
/m、f
clk
/n、f
clk/
2、f
clk
，并分别提供给相位累加器、相幅转换器、数据合成器、模拟接收及合成器和数模转换器。2.如权利要求1所述的带同步功能DDS电路，其特征在于，所述同步接收电路包括延时电路、缓冲器二、缓冲器四、缓冲器六、缓冲器八、缓冲器十、缓冲器十三、D触发器三、D触发器五、D触发器七、D触发器九、D触发器十一、D触发器十五、与非门十二和与非门十四；所述延时电路的输入端连接外部同步输入信号Sync_in和延时参数Input_delay<N:0>，输出端通过缓冲器二连接D触发器三的D端；D触发器三的Q端通过缓冲器四连接D触发器五的D端，D触发器五的Q端通过缓冲器六连接D触发器七的D端，D触发器七的Q端通过缓冲器八连接D触发器九的D端；D触发器九的Q端同时连接缓冲器十的输入端和D触发器十一的D端，接缓冲器十的输出端和D触发器十一的Q端同时连接与非门十二的输入端；与非门十二的输出端通过缓冲器十三连接与非门十四的一个输入端，与非门十四的输出端连接D触发器十五的D端，D触发器十五的Q端连接与非门十四的另一个输入端；所述D触发器三、D触发器五、D触发器七、D触发器九、D触发器十一、D触发器十五的时钟信号端均连接系统时钟f
clk...

【专利技术属性】
技术研发人员：张涛，张皓然，盛炜，王家琪，吴江，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：