一种锁相环及锁相环的控制方法技术

本发明专利技术实施例公开了一种锁相环及锁相环的控制方法，包括：数字锁相环，被配置为接收输入时钟和反馈时钟，输出控制字；锁存控制电路，被配置为接收数字锁相环输出的控制字，在锁定信号有效时锁存接收的控制字以及输出接收的控制字，在锁定信号无效时输出锁存的控制字；第一模拟锁相环，被设置为接收参考时钟和锁存控制电路输出的控制字，输出锁定后的第一时钟；第二模拟锁相环，被配置为接收参考时钟和数字锁相环输出的控制字，输出锁定后的第二时钟；第一选择器，被配置为接收第一时钟和第二时钟，在锁定信号有效时输出第一时钟作为反馈时钟，在锁定信号无效时输出第二时钟作为反馈时钟，可使得锁相环整体稳定无中断。可使得锁相环整体稳定无中断。可使得锁相环整体稳定无中断。

【技术实现步骤摘要】
一种锁相环及锁相环的控制方法


[0001]本专利技术涉及但不仅限于通信领域，尤指一种锁相环及锁相环的控制方法。

技术介绍

[0002]时钟和复位是硬件系统的基本构成不可或缺部分，时钟一般由晶振或锁相环提供。锁相环可以是硬件单板上独立芯片，或者嵌入在某个芯片内的一个子模块。
[0003]锁相环路是一种反馈电路，锁相环(Phase
‑
Locked Loop，简称PLL)作用是使得电路上的时钟和某一外部时钟的相位同步。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。
[0004]一般锁相环在输入时钟发生变化，例如时钟信号丢失，或者时钟信号发生切换时需要进入到保持状态，此时反馈环路已经切断。待输入时钟恢复或者切换结束，重新稳定后再退出保持状态，反馈环路重新工作，锁相环重新进入环路稳定状态。锁相环从环路稳定状态进入到保持状态，再从保持状态退出重新进入环路稳定状态的整个过程中，锁相环的输出时钟连续和稳定是评价锁相环性能好坏的指标。
[0005]目前，锁相环退出保持状态常用的方法是：当输入时钟重新稳定后，对保持状态的输出时钟重新进行分频，生成新的反馈时钟；新的反馈时钟和新的输入时钟形成新的局部反馈环路，使得新的反馈时钟在局部反馈环路中逐渐稳定，稳定后再退出锁相环保持状态。此方法能在一定程度上减少切换时时钟的中断和不稳定状态，但此方法不适用于数字锁相环通过控制字控制模拟锁相环这种复杂结构的锁相环。

技术实现思路

[0006]本申请实施例提供了一种锁相环，包括：
[0007]数字锁相环，被配置为接收输入时钟和反馈时钟，输出控制字；
[0008]锁存控制电路，被配置为接收数字锁相环输出的控制字，在锁定信号有效时锁存接收的控制字以及输出接收的控制字，在所述锁定信号有效时输出锁存的控制字；
[0009]第一模拟锁相环，被设置为接收参考时钟和所述锁存控制电路输出的控制字，输出锁定后的第一时钟，所述第一时钟为整个锁相环的输出；
[0010]第二模拟锁相环，被配置为接收所述参考时钟和所述数字锁相环输出的控制字，输出锁定后的第二时钟；
[0011]第一选择器，被配置为接收所述第一时钟和第二时钟，在所述锁定信号有效时输出所述第一时钟作为所述反馈时钟，在所述锁定信号无效时输出所述第二时钟作为所述反馈时钟。
[0012]本申请实施例还提供了一种锁相环的控制方法，应用于任一实施例所述的锁相环，所述控制方法包括：
[0013]在所述锁相环处于正常工作状态时，对所述输入时钟和/或所述锁相环内部的状
态进行检测，得到第一检测结果；
[0014]在所述第一检测结果为状态异常时，将所述锁定信号置为无效，所述锁相环进入保持状态；在保持状态下，所述第一模拟锁相环接收的控制字为所述锁存的控制字，所述数字锁相环接收的反馈时钟为所述第二时钟。
[0015]本申请至少一个实施例提供的锁相环及锁相环的控制方法，与现有技术相比，具有以下有益效果：
[0016]在锁相环整体处于保持状态时，数字锁相环和第二模拟锁相环构成反馈环路，可模拟正常状态下数字锁相环和第一模拟锁相环之间建立的反馈回路，而不影响锁相环整体输出，可解决复杂锁相环退出保持状态时，锁相环整体在反馈环路重新稳定前的不稳定状态的问题，使得锁相环整体稳定无中断。
[0017]本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
[0018]附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
[0019]图1为一般锁相环的结构示意图；
[0020]图2为数字锁相环通过控制字控制模拟锁相环的复杂锁相环的结构示意图；
[0021]图3为本专利技术一示例实施例提供的锁相环的结构示意图；
[0022]图4为本专利技术一示例实施例提供的锁相环的控制方法的流程图；
[0023]图5为本专利技术另一示例实施例提供的锁相环的控制方法的流程图。
具体实施方式
[0024]本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
[0025]本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的专利技术方案。任何实施例的任何特征或元件也可以与来自其它专利技术方案的特征或元件组合，以形成另一个由权利要求限定的独特的专利技术方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
[0026]此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法
或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
[0027]图1为一般锁相环的结构示意图，如图1所示，输入时钟先进行分频，后和分频后的反馈进行鉴频鉴相；再对鉴频鉴相结果进行滤波处理，得到一个稳定的信号去控制压控振荡器产生高频时钟；高频时钟分频后输出，同时分频后作为反馈送给鉴频鉴相器。
[0028]给定一个输入时钟，经过锁相环处理后最终会得到一个输出时钟。输出时钟可以是对输入时钟的倍频或者分频，可以是整数倍频或者分频，也可以是带小数的倍频或者分频，取决于不同锁相环的参数和输入输出指标。一般的输入时钟，输出时钟和压控振荡器都有范围要求，例如输入时钟范围要求10MHz到500MHz之间，输出时钟范围要求6.25MHz到800MHz之间，压控振荡器范围要求1000MHz到10000MHz之间。
[0029]范围要求限定了锁相环的应用，例如一个输入8KHz，输出155.52MHz的应用在图1这种一般锁相环结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁相环，其特征在于，包括：数字锁相环，被配置为接收输入时钟和反馈时钟，输出控制字；锁存控制电路，被配置为接收数字锁相环输出的控制字，在锁定信号有效时锁存接收的控制字以及输出接收的控制字，在所述锁定信号无效时输出锁存的控制字；第一模拟锁相环，被设置为接收参考时钟和所述锁存控制电路输出的控制字，输出锁定后的第一时钟，所述第一时钟为整个锁相环的输出；第二模拟锁相环，被配置为接收所述参考时钟和所述数字锁相环输出的控制字，输出锁定后的第二时钟；第一选择器，被配置为接收所述第一时钟和第二时钟，在所述锁定信号有效时输出所述第一时钟作为所述反馈时钟，在所述锁定信号无效时输出所述第二时钟作为所述反馈时钟。2.如权利要求1所述的锁相环，其特征在于：所述第二模拟锁相环和所述第一模拟锁相环在输入的参考时钟和控制字相同时，输出的第一时钟和第二时钟的频点相同，相位差在预设差值范围内。3.如权利要求1所述的锁相环，其特征在于：所述锁相环还包括检测电路；所述检测电路被设置为对所述输入时钟和/或所述锁相环内部的状态进行检测，并输出所述锁定信号；其中，在检测结果为状态异常时输出无效的所述锁定信号，在检测结果为状态正常时输出有效的所述锁定信号。4.如权利要求3所述的锁相环，其特征在于：所述检测电路集成在所述数字锁相环中。5.如权利要求1所述的锁相环，其特征在于：所述锁存控制电路包括：锁存器，被设置为在所述锁定信号有效时，接收所述数字锁相环输出的控制字并进行采样和锁存，在所述锁定信号无效时，停止对所述数字锁相环输出的控制字进行采样和锁存；第二选择器，被设置为接收所述数字锁相环输出的控制字和所述锁存的控制字，在所述锁定信号有效时输出接收的控制字，在所述锁定信号无效时输出所述锁存的控制字。6.如权利要求5所述的锁相环，特征在于，...

【专利技术属性】
技术研发人员：贺彦军，
申请(专利权)人：北京晟芯网络科技有限公司，
类型：发明
国别省市：