一种时钟展频电路及时钟展频方法技术

一种时钟展频电路及时钟展频方法，时钟展频电路包括依次连接的数据计算单元、一阶积分器、累加器、译码器和插值器，其中：数据计算单元用于产生第一累加数据；一阶积分器用于对第一累加数据进行整形，得到第一整形数据；累加器用于对第一整形数据进行累加，得到第二累加数据；译码器用于对第二累加数据进行译码，得到译码结果；插值器用于根据译码结果对发送端时钟的相位进行插值。本发明专利技术提供的时钟展频电路，通过将累加器和译码器的时钟与数据计算单元的时钟区分开，减少累加器所需位数，加快累加器和译码器的时钟频率，有效解决了现有高速数据发送过程中展频电路存在的内部时序难以收敛的问题。收敛的问题。收敛的问题。

【技术实现步骤摘要】
一种时钟展频电路及时钟展频方法


[0001]本专利技术属于集成电路
，具体涉及一种时钟展频电路及时钟展频方法。

技术介绍

[0002]目前，在高速数据发送过程中，发送端时钟采用高频的固定时钟，会使发送的电信号能量过度集中于特定频点，导致严重的EMI(电磁干扰)问题。因此，需要时钟展频电路对时钟频率进行扩展，将发送出去的电信号能量从特定频点扩展到一个更大的频率范围内，避免能量过度集中。
[0003]现有的展频电路结构如图1所示，根据输入的展频范围、频率调制周期以及累加器自身工作过程中的数字时钟周期，计算不同时刻锁相环或相位插值器需要调整的频率大小，然后对这个频率进行积分或累加形成对应相位调整的码字，再输出给锁相环或相位插值器实现频率扩展。进一步地，为了避免小数精度与码字输入调整精度的影响，还会在展频电路中加入一阶积分器和译码器，如图2所示。这种展频方式通常在数字域完成，计算累加步骤和积分累加都是根据累加器自身工作过程中的数字时钟周期进行的。但是随着高速数据发送端口的工作频率越来越高，代码设计的数字时钟很难跟上发送端的时钟频率，采用这种方式计算出来的累加步骤就需要乘以较大的时钟倍数，不仅会引起展频电路内部工作时序存在问题，还可能导致接收端判决点漂移，误码率变大。如果将展频电路全部改为全定制的方式实现，虽然能够跟上发送端的时钟频率，但是会存在计算部分的内部时序难以收敛的问题。

技术实现思路

[0004]本专利技术所要解决的技术问题在于针对上述现有高速数据发送过程中展频电路存在的计算部分内部时序难以收敛的问题，提供一种时钟展频电路，还提供一种时钟展频方法。
[0005]第一方面，本专利技术提供的一种时钟展频电路，包括：依次连接的数据计算单元、一阶积分器、累加器、译码器和插值器，其中：
[0006]数据计算单元，用于产生每个展频调制周期需要的第一累加数据；
[0007]一阶积分器，用于对所述数据计算单元产生的第一累加数据进行整形，得到第一整形数据，并将所述第一整形数据输出给累加器；
[0008]累加器，用于在所述累加器和译码器工作的模拟时钟周期内对所述第一整形数据进行累加，得到第二累加数据，并将所述第二累加数据输出给译码器进行译码；
[0009]译码器，用于在所述累加器和所述译码器工作的模拟时钟周期内对所述第二累加数据进行译码，得到译码结果，并将所述译码结果传输给插值器；
[0010]插值器，用于根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
[0011]作为本专利技术的进一步改进，所述第一累加数据由以下公式得出：
[0012][0013]其中，n为所述第一累加数据，ppm为展频范围、T_clkd为一阶积分器工作的数字时钟频率、T_clka为累加器和译码器工作的模拟时钟频率、T_mod为展频调制频率、T_clk为发送端时钟频率。
[0014]作为本专利技术的进一步改进，所述发送端时钟频率大于1GHz,所述累加器和译码器工作的模拟时钟频率与所述一阶积分器工作的数字时钟频率均为所述发送端时钟频率的N分频，N为整数。
[0015]作为本专利技术的进一步改进，所述累加器和译码器工作的模拟时钟频率大于所述一阶积分器工作的数字时钟频率，所述累加器和译码器工作的模拟时钟频率为所述一阶积分器工作的数字时钟频率的整数倍。
[0016]作为本专利技术的进一步改进，所述一阶积分器在所述一阶积分器工作的数字时钟周期内对所述第一累加数据进行积分整形。
[0017]作为本专利技术的进一步改进，所述第一累加数据分为整数部分和小数部分，所述一阶积分器对所述第一累加数据的小数部分进行累加，得到所述第一整形数据。
[0018]作为本专利技术的进一步改进，所述插值器在发送端时钟周期内根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
[0019]第二方面，本专利技术还提供一种时钟展频方法，包括上述任一实施例所述的时钟展频电路，所述时钟展频方法包括：
[0020]设置展频范围和展频调制频率；
[0021]根据数据计算公式得到所述第一累加数据；
[0022]根据所述累加器工作的数字时钟周期将所述第一累加数据的小数部分进行累加，得到第一整形数据；
[0023]根据所述累加器和译码器工作的模拟时钟周期对所述第一整形数据进行累加，得到第二累加数据；
[0024]根据所述累加器和所述译码器工作的模拟时钟周期对所述第二累加数据进行译码，得到译码结果；
[0025]根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。
[0026]作为本专利技术的进一步改进，所述数据计算公式为：
[0027][0028]其中，n为所述第一累加数据，ppm为展频范围、T_clkd为一阶积分器工作的数字时钟频率、T_clka为累加器和译码器工作的模拟时钟频率、T_mod为展频调制频率、T_clk为发送端时钟频率。
[0029]作为本专利技术的进一步改进，所述发送端时钟频率大于1GHz,所述累加器和译码器工作的模拟时钟频率与所述一阶积分器工作的数字时钟频率均为所述发送端时钟频率的N分频，N为整数，所述累加器和译码器工作的模拟时钟频率大于所述一阶积分器工作的数字时钟频率，所述累加器和译码器工作的模拟时钟频率为所述一阶积分器工作的数字时钟频率的整数倍。
[0030]本专利技术提供的一种时钟展频电路，通过将累加器和译码器的时钟与步骤计算单元的时钟区分开，从而将第一累加数据的最大范围变小，减少累加器所需位数，加快了累加器和译码器的时钟频率，从而在相同的展频范围内减少码字刷新带来的相位波动，为后续的时序电路提供更多时序裕度。
[0031]下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。
附图说明
[0032]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术一部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为一种现有的展频电路结构图；
[0034]图2为另一种现有的展频电路结构图；
[0035]图3为本专利技术提供的一种时钟展频电路结构图；
[0036]图4为本专利技术提供的另一种时钟展频电路结构图；
[0037]图5为本专利技术提供的一种时钟展频方法流程图。
具体实施方式
[0038]为了使本专利技术的目的、技术方案及优点更加清楚明白，下面将结合附图和具体实施例对本专利技术作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0039]为了使本揭示内容的叙述更加详尽与完备，下文针对本专利技术的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本专利技术具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟展频电路，其特征在于，包括依次连接的数据计算单元、一阶积分器、累加器、译码器和插值器，其中：数据计算单元，用于产生每个展频调制周期需要的第一累加数据；一阶积分器，用于对所述数据计算单元产生的第一累加数据进行整形，得到第一整形数据，并将所述第一整形数据输出给累加器；累加器，用于在所述累加器和译码器工作的模拟时钟周期内对所述第一整形数据进行累加，得到第二累加数据，并将所述第二累加数据输出给译码器进行译码；译码器，用于在所述累加器和所述译码器工作的模拟时钟周期内对所述第二累加数据进行译码，得到译码结果，并将所述译码结果传输给插值器；插值器，用于根据所述译码器传来的所述译码结果对发送端时钟的相位进行插值。2.根据权利要求1所述的时钟展频电路，其特征在于，所述第一累加数据由以下公式得出：其中，n为所述第一累加数据，ppm为展频范围、T_clkd为一阶积分器工作的数字时钟频率、T_clka为累加器和译码器工作的模拟时钟频率、T_mod为展频调制频率、T_clk为发送端时钟频率。3.根据权利要求2所述的时钟展频电路，其特征在于，所述发送端时钟频率大于1GHz,所述累加器和译码器工作的模拟时钟频率与所述一阶积分器工作的数字时钟频率均为所述发送端时钟频率的N分频，N为整数。4.根据权利要求3所述的时钟展频电路，其特征在于，所述累加器和译码器工作的模拟时钟频率大于所述一阶积分器工作的数字时钟频率，所述累加器和译码器工作的模拟时钟频率为所述一阶积分器工作的数字时钟频率的整数倍。5.根据权利要求1所述的时钟展频电路，其特征在于，所述一阶积分器在所述一阶积分器工作的数字时钟周期内对所述第一累加数据进行积分整形。6.根据权利...

【专利技术属性】
技术研发人员：陈新剑，姚伟荣，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：