一种时钟去偏斜架构、芯片及电子设备制造技术

本申请属于集成电路技术领域，公开了一种时钟去偏斜架构、芯片及电子设备，该时钟去偏斜架构包括：时钟域层，包括多个时钟域，各时钟域连接成至少一个矩形的时钟域组，时钟域组的相邻时钟域之间连接有鉴相器；次时钟源层，包括多个时钟源，各时钟源连接成至少一个矩形的时钟源组，时钟源组的相邻时钟源之间连接有鉴相器，每一时钟源用于调节一个时钟域组的时钟偏斜；主时钟源层，包括一个时钟源，用于调节次时钟源层中各时钟源的时钟偏斜。本申请提供的时钟去偏斜架构，大幅度减少了时钟去偏斜架构占用的资源数量，及大幅度减少了调节时钟偏斜的时钟周期。

【技术实现步骤摘要】

本申请涉及集成电路，具体涉及一种时钟去偏斜架构、芯片及电子设备。

技术介绍

1、时钟偏斜(clock skew)是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了时钟偏斜。集成电路布局布线完成后，其物理路径延时是固定的，因此在电路设计时考虑到时钟偏斜，就可以避免偏斜带来的影响。

2、传统的时钟去偏斜架构包括层次树状抗偏斜架构(hierarchical tree deskew)和网状抗偏斜架构(mesh deskew)。层次树状抗偏斜架构(hierarchical tree deskew)的缺点在于需要按照一定的逻辑层次顺序调节时钟偏移，图1示出了16个时钟域的层次树状抗偏斜架构，如图1所示，以时钟源4为调节起点，依次调节时钟源3、时钟源2、时钟源1、时钟域(a至p)的时钟偏移，这种串行调节方式会导致去偏斜所需的时钟周期随着逻辑层次的增多而成倍增加。此外在物理位置上相邻的时钟域(如时钟域b和时钟域c)可能经过时钟去偏斜后仍然存在很大的时钟偏斜本文档来自技高网...

【技术保护点】

1.一种时钟去偏斜架构，其特征在于，包括：

2.如权利要求1所述的时钟去偏斜架构，其特征在于，所述次时钟源层包括Y级，Y≥1，

3.如权利要求2所述的时钟去偏斜架构，其特征在于，所述次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。

4.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域组为长和宽为2的矩形，或长和宽为3的矩形。

5.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。

6.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域层...

【技术特征摘要】

1.一种时钟去偏斜架构，其特征在于，包括：

2.如权利要求1所述的时钟去偏斜架构，其特征在于，所述次时钟源层包括y级，y≥1，

3.如权利要求2所述的时钟去偏斜架构，其特征在于，所述次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。

4.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域组为长和宽为2的矩形，或长和宽为3的矩形。

5.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。

6.如权利要求1所述的时钟去偏斜架构，其...

【专利技术属性】
技术研发人员：叶宇浩，冯坚，何文明，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：