【技术实现步骤摘要】
本申请涉及集成电路，具体涉及一种时钟去偏斜架构、芯片及电子设备。
技术介绍
1、时钟偏斜(clock skew)是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了时钟偏斜。集成电路布局布线完成后，其物理路径延时是固定的，因此在电路设计时考虑到时钟偏斜，就可以避免偏斜带来的影响。
2、传统的时钟去偏斜架构包括层次树状抗偏斜架构(hierarchical tree deskew)和网状抗偏斜架构(mesh deskew)。层次树状抗偏斜架构(hierarchical tree deskew)的缺点在于需要按照一定的逻辑层次顺序调节时钟偏移，图1示出了16个时钟域的层次树状抗偏斜架构，如图1所示，以时钟源4为调节起点，依次调节时钟源3、时钟源2、时钟源1、时钟域(a至p)的时钟偏移，这种串行调节方式会导致去偏斜所需的时钟周期随着逻辑层次的增多而成倍增加。此外在物理位置上相邻的时钟域(如时钟域b和时钟域c)可能经过时钟去偏斜后仍然存在很大的时钟偏斜，这是因为这两个时钟域位于不同的逻辑分支上，如图1所示，时钟域b和时钟域c之间的相差7个时钟源(时钟源b—1—2—3—4—3—2—1—c)。
3、图2示出了16个时钟域下的网状抗偏斜架构，如图2所示，网状抗偏斜架构(meshdeskew)的缺点在于需要鉴相器资源数目远远多于层次树状抗偏斜架构所需的鉴相器资源。此外，去偏斜所需要的时间也远比层次树状抗偏斜架构所需时间长
技术实现思路
1、鉴于以上问题，本申请提供一种时钟去偏斜架构、芯片及电子设备，以解决上述技术问题。
2、第一方面，本申请提供一种时钟去偏斜架构，包括：
3、时钟域层，包括多个时钟域，各所述时钟域连接成至少一个矩形的时钟域组，所述时钟域组的相邻时钟域之间连接有鉴相器；
4、次时钟源层，包括多个时钟源，各所述时钟源连接成至少一个矩形的时钟源组，所述时钟源组的相邻时钟源之间连接有鉴相器，每一所述时钟源用于调节一个时钟域组的时钟偏斜；
5、主时钟源层，包括一个时钟源，用于调节所述次时钟源层中各时钟源的时钟偏斜。
6、在一些实施例中，本申请提供的时钟去偏斜架构中，次时钟源层包括y级，y≥1，
7、第一级次时钟源层中各时钟源分别用于调节时钟域层中各时钟域组的时钟偏斜；
8、第z级次时钟源层中各时钟源分别用于调节第z-1级次时钟源层中各时钟源组的时钟偏斜，1＜z＜y；
9、第y级次时钟源层中各时钟源的时钟偏斜由所述主时钟源层的时钟源调节。
10、在一些实施例中，本申请提供的时钟去偏斜架构中，次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。
11、在一些实施例中，本申请提供的时钟去偏斜架构中，时钟域组为长和宽为2的矩形，或长和宽为3的矩形。
12、在一些实施例中，本申请提供的时钟去偏斜架构中，时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。
13、在一些实施例中，本申请提供的时钟去偏斜架构中，时钟域层的时钟域的数量不少于16个。
14、在一些实施例中，本申请提供的时钟去偏斜架构中，主时钟源层的时钟源包括第一时钟和第二时钟，次时钟源层的各时钟源均包括第三时钟和第四时钟，
15、所述第一时钟用于接收输入时钟，所述第二时钟用于根据所述输入时钟调节所述次时钟源层的时钟偏斜；
16、所述第三时钟用于接收来自所述第二时钟的输入时钟，所述第四时钟用于根据所述第三时钟接收的输入时钟调节所述时钟域层的时钟偏斜。
17、在一些实施例中，本申请提供的时钟去偏斜架构中，主时钟源层基于延迟链调节所述次时钟源层的时钟偏斜，所述次时钟源层基于延迟链调节所述时钟域层的时钟偏斜。
18、第二方面，本申请还提供一种芯片，包括上述第一方面所述的时钟去偏斜架构。
19、第三方面，本申请还提供一种电子设备，包括上述第二方面所述的芯片。
20、本申请提供的时钟去偏斜架构、芯片及电子设备，时钟域层和次时钟源层分别由矩形的时钟域组和时钟源组嵌套而成和多个矩形的时钟源组嵌套而成，时钟域层和次时钟源层所在的逻辑层分别具有多个矩形的时钟域组和时钟源组。该时钟去偏斜架构结构相比于传统的层次树状抗偏斜架构(hierarchical tree deskew)和网状抗偏斜架构(meshdeskew)，使用的鉴相器数量更少，并且同一逻辑层次的不同时钟源组/时钟域组可以同时被上一逻辑层次的时钟源调节，降低了时钟去偏斜的调节时间。
21、此外，该时钟去偏斜结构一个时钟源只需要负责调节下一级逻辑层次的一个时钟源组或一个时钟域组的时钟偏移，因此调节不同的时钟源组或时钟域组时，可以设置不同的调节精度。
22、另一方面，该时钟去偏斜结构调节相同数量的时钟域时，需要的逻辑层次远小于层次树状抗偏斜架构所需的逻辑层次，因此物理位置上相邻时钟源之间的时钟偏斜更少。
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1.一种时钟去偏斜架构，其特征在于，包括：
2.如权利要求1所述的时钟去偏斜架构，其特征在于，所述次时钟源层包括Y级，Y≥1，
3.如权利要求2所述的时钟去偏斜架构，其特征在于，所述次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。
4.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域组为长和宽为2的矩形，或长和宽为3的矩形。
5.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。
6.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域层的时钟域的数量不少于16个。
7.如权利要求1所述的时钟去偏斜架构，其特征在于，所述主时钟源层的时钟源包括第一时钟和第二时钟，所述次时钟源层的各时钟源均包括第三时钟和第四时钟，
8.如权利要求1所述的时钟去偏斜架构，其特征在于，所述主时钟源层基于延迟链调节所述次时钟源层的时钟偏斜，所述次时钟源层基于延迟链调节所述时钟域层的时钟偏斜。
9.一种芯片，其特征在于，包
10.一种电子设备，其特征在于，包括设备主体以及设于所述设备主体的如上述权利要求9所述的芯片。
...【技术特征摘要】
1.一种时钟去偏斜架构，其特征在于，包括：
2.如权利要求1所述的时钟去偏斜架构，其特征在于，所述次时钟源层包括y级，y≥1，
3.如权利要求2所述的时钟去偏斜架构，其特征在于，所述次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。
4.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域组为长和宽为2的矩形，或长和宽为3的矩形。
5.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。
6.如权利要求1所述的时钟去偏斜架构，其...
【专利技术属性】
技术研发人员：叶宇浩，冯坚，何文明，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：
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