一种小数分频锁相环及其反馈时钟生成电路制造技术

本发明专利技术公开了一种小数分频锁相环及其反馈时钟生成电路，属于锁相环领域，用于降低小数分频锁相环的相位噪声。考虑到小数分频的反馈时钟与参考时钟的相位误差会随着时间累计并且呈周期性，这样的信号经过环路滤波器再去控制压控振荡器时，周期性的相位误差信号必然会调制压控振荡器，导致压控振荡器的输出相位噪声严重恶化；本申请中的相位误差消除电路能够在分频与时序控制电路输出的多个频率相同、相位不同的分频时钟信号的基础上，生成频率两倍于反馈时钟频率且低电平脉宽与累加器的值成正比的相位误差被补偿的脉冲信号，最后通过二分频便可以得到周期与相位均与参考时钟信号相同的反馈时钟信号，从而降低了小数分频锁相环输出信号的相位噪声。相环输出信号的相位噪声。相环输出信号的相位噪声。

【技术实现步骤摘要】
一种小数分频锁相环及其反馈时钟生成电路


[0001]本专利技术涉及锁相环领域，特别是涉及一种反馈时钟生成电路，本专利技术还涉及一种小数分频锁相环。

技术介绍

[0002]锁相环通常用于将输入的参考时钟信号的频率翻转指定倍数后进行输出，当指定倍数存在小数部分时，则称该锁相环为小数分频锁相环，理想状态下，反馈时钟与参考时钟信号应该保持波形与相位的一致，然而现有的小数分频锁相环中，反馈时钟与参考时钟信号存在着明显的相位误差，并且现有技术也缺少一种成熟的电路来消除两者的相位误差，导致小数分频锁相环输出信号的频率精度较低。
[0003]因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

技术实现思路

[0004]本专利技术的目的是提供一种反馈时钟生成电路，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度；本专利技术的另一目的是提供一种包括上述反馈时钟生成电路的小数分频锁相环，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度。
[0005]为解决上述技术问题，本专利技术提供了一种反馈时钟生成电路，包括：
[0006]累加器，用于在每个参考时钟周期累加一次所在小数分频锁相环的目标倍频倍数的小数值，将最新的累加结果的小数部分对应的数字信号发送至相位误差消除电路，在所述累加结果的整数部分进位时发送进位信号至分频与时序控制电路；
[0007]与所述小数分频锁相环中压控振荡器的输出端连接的分频与时序控制电路，用于基于所述小数分频锁相环的输出时钟信号，根据所述小数分频锁相环的分频比以及所述进位信号，通过分频的方式生成多个频率相同且相位不同的分频时钟信号；
[0008]相位误差消除电路，用于在所述累加器发送的数字信号以及所述分频时钟信号的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；
[0009]输出端与所述小数分频锁相环的鉴相器的输入端连接的二分频电路，用于将所述中间时钟信号进行二分频后得到反馈时钟信号。
[0010]优选地，所述相位误差消除电路包括数模转换器DAC、多个通道选择电路以及电平控制电路；
[0011]所述DAC包括与自身的数字输入信号的位数相同的多个数模转换子电路；
[0012]所述通道选择电路一一对应地与所述数模转换子电路连接，用于在多个所述分频时钟信号以及对应位的所述数字信号的控制下，选择自身连接的所述数模转换子电路的其中一路输入端与所述电平控制电路的连通状态；
[0013]所述电平控制电路，用于在多个所述分频时钟信号以及与各个所述数据转换子电路的连通状态的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；
[0014]其中，每个所述数模转换子电路中电流沉的电流值大小不同。
[0015]优选地，所述分频与时序控制电路包括：
[0016]第一输入端与所述小数分频锁相环中压控振荡器的输出端连接，第二输入端与所述累加器连接的吞脉冲电路，用于在未接收到所述进位信号时将所述输出时钟信号透传至输出端，在接收到所述进位信号时将所述输出时钟信号的下一个上升沿去除后传输至输出端；
[0017]分频比产生电路，用于根据所述目标倍频倍数产生分频比；
[0018]输入端分别与所述吞脉冲电路以及所述分频比产生电路连接的多模分频器，用于基于所述吞脉冲电路发送的输出时钟信号，根据所述分频比，通过分频的方式生成多个频率相同且相位不同的分频时钟信号。
[0019]优选地，所述分频时钟信号为三个；
[0020]所述通道选择电路包括电源、第一PMOS，第二PMOS、第一NMOS、第二NMOS、第三NMOS、第四NMOS、第一非门以及第二非门，所述数模转换子电路包括第三PMOS、第四PMOS以及电流沉，所述电平控制电路包括第五PMOS、第六PMOS、第七PMOS、第五NMOS、第六NMOS、第七NMOS、第三非门以及参考电压源；
[0021]所述第一PMOS的源极、所述第二PMOS的源极、所述第三PMOS的源极所述第五PMOS的源极、所述第六PMOS的源极、所述第七PMOS的源极以及所述第七NMOS的源极均与所述电源连接，所述第一PMOS的栅极、所述第一非门的正极、所述第三NMOS的栅极以及所述第七PMOS的栅极均与第二分频时钟信号连接，所述第一NMOS的栅极与第三分频时钟信号连接，所述第二非门的正极与所述数字输入信号的对应位连接，所述第一PMOS的漏极分别与所述第二PMOS的栅极、所述第四PMOS的栅极、所述第一NMOS的漏极以及所述第四NMOS的漏极连接，所述第二PMOS的漏极分别与所述第二NMOS的漏极以及所述第三PMOS的栅极连接，所述第一NMOS的源极以及所述第二NMOS的源极均接地，所述第一非门的负极与所述第二NMOS的栅极连接，所述第三PMOS的漏极分别与自身所在的所述模数转换子电路中的所述电流沉的正极以及所述第四PMOS的漏极连接，所述电流沉的负极接地，所述第二非门的负极与所述第四NMOS的栅极连接，所述第四NMOS以及所述第三NMOS的漏极连接，所述第三NMOS的源极接地，所述第七PMOS的漏极分别与所述第五NMOS的漏极、所述第七NMOS的漏极以及各个所述第四PMOS的源极连接，所述第六PMOS的栅极以及所述第三非门的正极均与第二分频时钟信号连接，所述第六PMOS的漏极分别与所述第五PMOS的栅极以及所述第五NMOS的源极连接，所述第五PMPS的漏极、所述第七NMOS的栅极以及所述第六NMOS的漏极共同作为所述电平控制电路的输出端，所述参考电压源与所述第五NMOS的栅极连接，所述第六NMOS的源极、所述第五NMOS的接地端以及所述第七NMOS的接地端均接地。
[0022]优选地，三个所述分频时钟信号中，所述第一分频时钟信号以及所述第二分频时
钟信号的低电平脉宽均为所述压控振荡器输出的所述输出时钟信号的时钟周期，所述第三分频时钟信号的低电平脉宽为所述输出时钟信号的时钟周期的二倍，所述第一分频时钟信号以及所述第三分频时钟信号的相位相等，所述第二分频时钟信号的相位落后于所述第一分频时钟信号一个所述输出时钟信号的时钟周期。
[0023]优选地，所述DAC为8位DAC。
[0024]优选地，各个所述电流沉的电流值大小为：
[0025]2n
‑1*I0；
[0026]其中，n为电流沉所在的所述数模转换子电路对应的所述数字输入信号的位数序号，I0为预设基准电流值。
[0027]优选地，所述相位误差消除电路以及所述二分频电路的电源为第一独立电源，所述分频与时序控制电路的电源为第二独立电源本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种反馈时钟生成电路，其特征在于，包括：累加器，用于在每个参考时钟周期累加一次所在小数分频锁相环的目标倍频倍数的小数值，将最新的累加结果的小数部分对应的数字信号发送至相位误差消除电路，在所述累加结果的整数部分进位时发送进位信号至分频与时序控制电路；与所述小数分频锁相环中压控振荡器的输出端连接的分频与时序控制电路，用于基于所述小数分频锁相环的输出时钟信号，根据所述小数分频锁相环的分频比以及所述进位信号，通过分频的方式生成多个频率相同且相位不同的分频时钟信号；相位误差消除电路，用于在所述累加器发送的数字信号以及所述分频时钟信号的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；输出端与所述小数分频锁相环的鉴相器的输入端连接的二分频电路，用于将所述中间时钟信号进行二分频后得到反馈时钟信号。2.根据权利要求1所述的反馈时钟生成电路，其特征在于，所述相位误差消除电路包括数模转换器DAC、多个通道选择电路以及电平控制电路；所述DAC包括与自身的数字输入信号的位数相同的多个数模转换子电路；所述通道选择电路一一对应地与所述数模转换子电路连接，用于在多个所述分频时钟信号以及对应位的所述数字信号的控制下，选择自身连接的所述数模转换子电路的其中一路输入端与所述电平控制电路的连通状态；所述电平控制电路，用于在多个所述分频时钟信号以及与各个所述数据转换子电路的连通状态的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；其中，每个所述数模转换子电路中电流沉的电流值大小不同。3.根据权利要求2所述的反馈时钟生成电路，其特征在于，所述分频与时序控制电路包括：第一输入端与所述小数分频锁相环中压控振荡器的输出端连接，第二输入端与所述累加器连接的吞脉冲电路，用于在未接收到所述进位信号时将所述输出时钟信号透传至输出端，在接收到所述进位信号时将所述输出时钟信号的下一个上升沿去除后传输至输出端；分频比产生电路，用于根据所述目标倍频倍数产生分频比；输入端分别与所述吞脉冲电路以及所述分频比产生电路连接的多模分频器，用于基于所述吞脉冲电路发送的输出时钟信号，根据所述分频比，通过分频的方式生成多个频率相同且相位不同的分频时钟信号。4.根据权利要求3所述的反馈时钟生成电路，其特征在于，所述分频时钟信号为三个；所述通道选择电路包括电源、第一PMOS，第二PMOS、第一NMOS、第二NMOS、第三NMOS、第四NMOS、第一非门以及第二非门，所述数模转换子电路包括第三PMOS、第四PMOS以及电流沉，所述电平控制电路包括第五PMOS、第六PMOS、第七PMOS、第五NMOS、第六NMOS、第七NMOS、第三非门以及参考电压源；所述第一PMOS的源极、所述第二PMOS的源极、所述第三PMOS的源极所述第五PMOS的源极、所述第六PMOS的源极、所述第七PMOS的源极以及...

【专利技术属性】
技术研发人员：左海洋，章海平，范琰，
申请(专利权)人：杭州瑞盟科技股份有限公司，
类型：发明
国别省市：