具有屏蔽栅极和多阶梯外延层结构的超级势垒整流器制造技术

本发明专利技术公开了一种新型的屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，其外延层具有特殊的多阶梯外延层(MSE)结构，所述MSE的掺杂浓度自衬底至外延层的上表面方向呈阶梯式递减，其中每个MSE都具有均匀的掺杂浓度。特殊的MSE结构显著降低了器件的正向电压Vf，也使得将SGT MOSFET与SBR集成于一个单芯片的集成电路，获得低比导通电阻、低反向恢复时间以及高雪崩能力的优势。力的优势。力的优势。

【技术实现步骤摘要】
具有屏蔽栅极和多阶梯外延层结构的超级势垒整流器


[0001]本专利技术主要涉及半导体功率器件，更具体地，本专利技术涉及屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，其具有多阶梯外延层(MSE)结构以获得更好的器件性能。

技术介绍

[0002]图1A所示为具有均匀外延层的传统SGT SBR，与传统的单栅沟槽式SBR相比，其具有更低的栅电荷和比导通电阻，这归因于漂移区内氧化层电荷平衡区以及栅极下方厚氧化层的存在。然而，由于芯片间距的减小，器件的芯片尺寸也变小，传统的SGT SBR面临雪崩能力退化的问题。典型地，在均匀的外延层中，两个电场和碰撞电离峰分别位于沟道区和沟槽底部附近，且沟道区附近的电场强度总是高于沟槽底部的电场强度，从而导致沟道区附近发生雪崩。存在于沟道区的寄生双极晶体管(n+/p/N)很容易被开启，从而导致器件在较低的雪崩能量等级时失效。
[0003]美国专利号11,114,558中，Hsieh公开了一种与SGT SBR集成于一个单芯片的SGT MOSFET(如图1C所示)，以降低开关损耗。集成的SBR为MOS沟道中的多数载流本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，所述SGT SBR形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：多个栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；所述体区、所述屏蔽栅极、所述栅极和所述源区，通过多个沟槽式接触区连至源金属；所述外延层具有多阶梯外延层(MSE)结构，其掺杂浓度自所述衬底至所述外延层的上表面方向呈阶梯式递减，其中每个所述的多阶梯外延层都具有均匀的掺杂浓度。2.如权利要求1所述的SGT SBR，其特征在于，所述栅极位于所述屏蔽栅极之上。3.如权利要求1所述的SGT SBR，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。4.如权利要求1所述的SGT SBR，其特征在于，所述外延层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层以及位于所述下外延层之上、掺杂浓度为D2的上外延层，其中，所述D1和所述D2的关系为D2<D1。5.如权利要求1所述的SGT SBR，其特征在于，所述外延层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层，掺杂浓度为D2的中外延层以及掺杂浓度为D3的上外延层，其中，所述D1、所述D2和所述D3的关系为D3<D2<D1。6.如权利要求5所述的SGT SBR，其特征在于，所述D2为所述D1和所述D3的平均值。7.如权利要求1所述的SGT SBR，其特征在于，所述多阶梯外延层具有位于所述衬底之上、所述栅沟槽底部之下的下外延层。8.如权利要求1所述的SGT SBR，其特征在于，所述栅沟槽的每个侧壁基本垂直于与所述外延层的上表面，二者间的夹角范围为88
°
至90
°
。9.一种集成电路，包含水平置于单芯片上两不同区域的SGT MOSFET和SBR，其进一步包括：一个具有第一导电类型的外延层，所述外延层位于具有第一导电类型的衬底之上，且所述衬底的掺杂浓度高于所述外延层；所述SGT MOSFET进一步包括：多个形成于所述外延层中的第一类型沟槽，每个所述第一类型沟槽内均填充以一个第一屏蔽栅极和一个第一栅极，所述第一屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述第一栅极与所述外延层间通过第一栅氧化层实现绝缘，所述第一屏蔽栅极与所述第一栅极间彼此绝缘；一个具有第二导电类型的第一体...

【专利技术属性】
技术研发人员：徐琳，
申请(专利权)人：深圳市迪浦电子有限公司，
类型：发明
国别省市：