具自测试功能的众核计算电路、及其测试方法、装置制造方法及图纸

本发明专利技术公开一种具自测试功能的众核计算电路、及其测试方法、装置，所述众核计算电路包括：处理引擎模块，包括N个处理引擎单元，其中，N为正整数；存储模块，包括M个第一存储单元，其中，M为正整数；片上总线，所述片上总线包括L个通道，其中，L＝M*N；自测试模块，包括：至少一个内建自测试单元；第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；M个第二存储单元；及M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线。本发明专利技术可定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。修复。修复。

【技术实现步骤摘要】
具自测试功能的众核计算电路、及其测试方法、装置


[0001]本专利技术涉及众核计算
，具体涉及一种具自测试功能的众核计算电路、及其测试方法、装置。

技术介绍

[0002]众核计算电路一般包括多个PE(process engine，处理引擎)，所述多个PE通过NOC(network on chip，片上总线)访问不同的存储单元，完成运算。然而，当众核计算电路的任意单元失效，导致芯片不能正常工作时，现有技术中缺乏有效的方法定位失效单元，以便及时对失效单元进行修复。

技术实现思路

[0003]本专利技术的目的是提供一种具自测试功能的众核计算电路、及对应的测试方法、装置，可定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。
[0004]本专利技术实施例提供了以下方案：
[0005]第一方面，本专利技术实施例提供一种具自测试功能的众核计算电路，所述众核计算电路包括：
[0006]处理引擎模块，包括N个处理引擎单元，其中，N为正整数；
[0007]存储模块，包括M个第一存储单元，其中，M为正整数；
[0008]片上总线，所述片上总线包括L个通道，其中，L＝M*N；
[0009]自测试模块，包括：
[0010]至少一个内建自测试单元；
[0011]第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；
[0012]M个第二存储单元；及
[0013]M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第二存储单元，定位并标记失效通道；当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第一存储单元，定位并标记失效第一存储单元；当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，所述处理引擎单元可依次通过所述通道访问所述第一存储单元，定位并标记失效处理引擎单元。
[0014]第二方面，本专利技术实施例提供一种测试方法，用于测试上述具自测试功能的众核计算电路，所述测试方法包括：
[0015]启动所述内建自测试单元依次通过所述通道访问所述第二存储单元，以定位并标记失效通道；
[0016]启动所述内建自测试单元依次通过所述通道访问所述第一存储单元，以定位并标记失效第一存储单元；以及
[0017]启动所述处理引擎单元依次通过所述通道访问所述第一存储单元，以定位并标记失效处理引擎单元。
[0018]第三方面，本专利技术实施例提供一种测试装置，所述测试装置包括主控芯片及上述具自测试功能的众核计算电路，所述主控芯片控制所述具自测试功能的众核计算电路进行自测试。
[0019]本专利技术与现有技术相比，具有如下的优点和有益效果：
[0020]本专利技术实施例提供的具自测试功能的众核计算电路、及对应的测试方法、装置，可准确定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。
附图说明
[0021]为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1是本专利技术第一实施例提供的一种具自测试功能的众核计算电路的电路图。
[0023]图2是本专利技术第二实施例提供的一种具自测试功能的众核计算电路的电路图。
[0024]图3是本专利技术实施例提供的一种测试方法的流程图。
[0025]图4是本专利技术实施例提供的一种测试装置的功能模块图。
具体实施方式
[0026]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术实施例，本领域普通技术人员所获得的所有其他实施例，都属于本专利技术实施例保护的范围。
[0027]请参阅图1，图1为本专利技术第一实施例提供的一种具自测试功能的众核计算电路100的电路图。所述众核计算电路100可用于服务器的硬件加速器中进行数据运算。所述具自测试功能的众核计算电路100包括PE模块10、存储模块20、NOC 30、及自测试模块40，所述PE模块10通过NOC 30访问所述存储模块20，所述自测试模块40用于定位并标示所述众核计算电路100中的失效单元，从而具有自测试的功能。
[0028]在本实施例中，PE模块10包括N个PE单元11，其中，N为正整数。存储模块20包括M个第一存储单元21，其中，M为正整数。NOC 30包括L个通道31，其中，L＝M*N。
[0029]自测试模块40包括至少一个BIST(Built
‑
in Self Test，内建自测试)单元41、第一选择器42、M个第二存储单元43及M个第二选择器44。
[0030]可以理解，第一选择器42的数量可以为一个，也可以是多个，如果第一选择器42的数量为一个，则第一选择器42为多路选择器，如果第一选择器42的数量为多个，其数量可为N，N与M可以相等，也可以不相等。所述BIST单元41通过所述第一选择器41与可选择性地连接至所述NOC 30。每个所述第二存储单元21通过一个所述第二选择器44与一个第一存储单
元21并行地、可选择性地连接至NOC 30。所述第二存储单元21可为ROM、RAM或者其它可测单元。
[0031]当所述BIST单元41及所述第二存储单元43与所述NOC 30相连时，所述BIST单元41可依次通过所述通道31访问所述第二存储单元43，定位并标记失效通道31。
[0032]具体地，所述BIST单元41经第1个第一选择器42发起第一激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，所述BIST单元41经第2个第一选择器42发起第一激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，依次类推，直至所述BIST单元41经第N个第一选择器42发起第一激励，分别通过第(N
‑
1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，所述BIST单元41通过每个通道31反馈的第一检测结果定位并标记失效通道31。
[0033]在本实施例中，所述第一激励包括读指令，所述第一检测结果包括读数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具自测试功能的众核计算电路，所述众核计算电路包括：处理引擎模块，包括N个处理引擎单元，其中，N为正整数；存储模块，包括M个第一存储单元，其中，M为正整数；片上总线，所述片上总线包括L个通道，其中，L＝M*N；自测试模块，包括：至少一个内建自测试单元；第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；M个第二存储单元；及M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第二存储单元，定位并标记失效通道；当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第一存储单元，定位并标记失效第一存储单元；当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，所述处理引擎单元可依次通过所述通道访问所述第一存储单元，定位并标记失效处理引擎单元。2.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第一激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第一激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第一激励，分别通过第(N
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1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第一检测结果定位并标记失效通道。3.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第二激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第二激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第二激励，分别通过第(N
‑
1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第二检测结果定位并标记失效第一存储单元。4.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述处理引擎单
元及所述第一存储单元与所述片上总线相连时，第1个所述处理引擎单元发起第三激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述内建自测试单元，第2个所述处理引擎单元发起第三激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至第N个所述处理引擎单元发起第三激励，分别通过第(N
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1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述处理引擎单元，所述处理引擎单元通过每个通道反馈的第三检测结果定位并标记失效处理引擎单元。5.根据权利要求1
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4所述具自测试功能的众核计算电路，其特征在于，所述第一激励包括读指令，所述第一检测结果包括读数据，所述第二激励包括读指令及写指令，所述第二检测结果包括读数据及写数据，所述第三激励包括读指令、写指令及功能指令，所述第二检测结果包括读数据、写数据以及功能数据。6.根据权...

【专利技术属性】
技术研发人员：左丰国，刘琦，王玉冰，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：