基于串行接口的存储测试方法、存储芯片及相关设备技术

本申请实施例通过提供一种基于串行接口的存储测试方法及相关设备，实现了测试过程中的问题快速定位。该方法包括：通过第一线路执行读写操作，并获取对应的第一读写信息，第一线路包括用于模拟串行接口及中间协议层的第一模拟模块、存储控制模块及存储模块；通过第二线路执行读写操作，并获取对应的第二读写信息，第二线路包括串行接口、中间协议层以及用于模拟存储控制模块及存储模块的第二模拟模块；分别判断第一读写信息、第二读写信息是否符合预设读写标准；若第一读写信息不符合预设读写标准，则确定存储控制模块及存储模块间数据存储异常；若第二读写信息不符合预设读写标准，则确定串行接口及中间协议层间数据存储异常。常。常。

【技术实现步骤摘要】
基于串行接口的存储测试方法、存储芯片及相关设备


[0001]本专利技术实施例涉及测试
，具体地说，涉及一种基于串行接口的存储测试方法及相关设备。

技术介绍

[0002]在通过串行接口进行数据存储的过程中，一般需要将数据通过串行接口SerDes至中间协议模块Protocol进行解析，再将解析后的数据经由存储器控制模块发送至对应的存储器中。其中，串行接口SerDes(SERializer/DESerializer，简称SerDes)串行器/解串器的通称。一般用于将发送端多路低速并行信号转换成高速串行信号，经过传输介质，例如光缆或铜线，最后在接收端高速串行信号重新转换成低速并行信号。
[0003]目前，在基于串行接口执行存储操作前，一般需要对传输过程进行测试，即判断由串行接口SerDes、中间协议层模块、存储器控制模块及存储器的传输环节进行测试，以便在检测出问题后分析存在问题的环节。然而，在实际应用中，由于测试时数据传输过程是经过多个模块进行的，这就导致当数据经由上述模块进行存储的测试过程中存在问题时，需要从多个模块对应的多个环节中确定问题成因，从而影响问题的快速定位。

技术实现思路

[0004]在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本申请实施例的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0005]本申请实施例通过提供一种基于串行接口的存储测试方法及相关设备，以实现测试过程中的问题快速定位。
[0006]为至少部分地解决上述问题，第一方面，本申请实施例提供了一种基于串行接口的存储测试方法，包括：
[0007]通过第一线路执行读写操作，并获取对应的第一读写信息，其中，所述第一线路包括第一模拟模块、存储控制模块及存储模块，所述第一模拟模块用于模拟串行接口及中间协议层，所述第一读写信息用于表征通过所述第一模拟模块、所述存储控制模块及所述存储模块执行读写操作时的数据传输信息；
[0008]通过第二线路执行读写操作，并获取对应的第二读写信息，其中，所述第二线路包括串行接口、中间协议层以及第二模拟模块，所述第二模拟模块用于模拟存储控制模块及存储模块，所述第二读写信息用于表征通过所述串行接口、所述中间协议层以及所述第二模拟模块执行读写操作时数据传输信息；
[0009]分别判断所述第一读写信息、所述第二读写信息是否符合预设读写标准；
[0010]若所述第一读写信息不符合所述预设读写标准，则确定所述存储控制模块及所述存储模块间数据存储异常；
[0011]若所述第二读写信息不符合所述预设读写标准，则确定所述串行接口及所述中间协议层间数据存储异常。
[0012]可选的，在所述分别判断所述第一读写信息、所述第二读写信息是否符合预设读写标准之后，所述方法还包括：
[0013]若所述第一读写信息、所述第二读写信息均符合所述预设读写标准，则确定所述串行接口、所述中间协议层、所述存储控制模块及所述存储模块间的数据存储正常。
[0014]可选的，所述第一模拟模块包括BIST自测模块；
[0015]所述通过第一线路执行读写操作，并获取对应的第一读写信息包括：
[0016]控制所述BIST自测模块通过所述存储控制模块对存储模块执行第一读写操作；
[0017]记录所述第一读写操作时的读写信息，作为所述第一读写信息。
[0018]可选的，所述第二模拟模块包括数据存储器及数据存储控制器；
[0019]所述通过第二线路执行读写操作，并获取对应的第二读写信息，包括：
[0020]通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作；
[0021]记录所述第二读写操作时的读写信息，作为所述第二读写信息。
[0022]可选的，所述第二线路中包括多路复用器；
[0023]在所述通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作之前，所述方法还包括：
[0024]通过在所述第二线路中设置多路复用器，使所述第二线路划分为第一支路及第二支路，其中，所述第一支路包含所述数据存储控制器及所述数据存储器；
[0025]所述通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作，包括：
[0026]控制所述多路复用控制器使所述第一支路导通；
[0027]通过所述串行接口及所述中间协议层，在经过所述多路复用控制器后经所述第一支路执行所述第二读写操作。
[0028]可选的，所述第二支路包括所述存储模块及所述存储控制模块；
[0029]所述方法还包括：
[0030]若所述第一读写信息、所述第二读写信息均符合预设读写标准，则控制所述多路复用器使所述第二支路导通；
[0031]控制所述串行接口、所述中间协议层，在经过所述多路复用器后通过所述第二支路向所述存储模块执行数据存储操作。
[0032]可选的，所述存储模块包括GDDR6存储器，存储控制模块包括GDDR6存储控制器。
[0033]可选的，数据存储器包括SRAM静态随机存取存储器，数据存储控制器包括SRAM静态随机存取控制器。
[0034]第二方面，本申请实施例提供了一种设置有串行接口的存储测试装置的存储芯片，所述串行接口的存储测试装置，包括：
[0035]第一获取单元，用于通过第一线路执行读写操作，并获取对应的第一读写信息，其中，所述第一线路包括第一模拟模块、存储控制模块及存储模块，所述第一模拟模块用于模拟串行接口及中间协议层，所述第一读写信息用于表征通过所述第一模拟模块、所述存储
控制模块及所述存储模块执行读写操作时的数据传输信息；
[0036]第二获取单元，用于通过第二线路执行读写操作，并获取对应的第二读写信息，其中，所述第二线路包括串行接口、中间协议层以及第二模拟模块，所述第二模拟模块用于模拟存储控制模块及存储模块，所述第二读写信息用于表征通过所述串行接口、所述中间协议层以及所述第二模拟模块执行读写操作时数据传输信息；
[0037]判断单元，用于分别判断所述第一读写信息、所述第二读写信息是否符合预设读写标准；
[0038]第一确定单元，用于若所述第一读写信息不符合所述预设读写标准，则确定所述存储控制模块及所述存储模块间数据存储异常；
[0039]第二确定单元，用于若所述第二读写信息不符合所述预设读写标准，则确定所述串行接口及所述中间协议层间数据存储异常。
[0040]可选的，所述装置还包括：
[0041]第三确定单元，用于若所述第一读写信息、所述第二读写信息均符合所述预设读写标准，则确定所述串行接口、所述中间协议层、所述存储控制模块及所述存储模块间的数据存储正常。
[0042]可选的，所述第一模拟本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于串行接口的存储测试方法，其特征在于，包括：通过第一线路执行读写操作，并获取对应的第一读写信息，其中，所述第一线路包括第一模拟模块、存储控制模块及存储模块，所述第一模拟模块用于模拟串行接口及中间协议层，所述第一读写信息用于表征通过所述第一模拟模块、所述存储控制模块及所述存储模块执行读写操作时的数据传输信息；通过第二线路执行读写操作，并获取对应的第二读写信息，其中，所述第二线路包括串行接口、中间协议层以及第二模拟模块，所述第二模拟模块用于模拟存储控制模块及存储模块，所述第二读写信息用于表征通过所述串行接口、所述中间协议层以及所述第二模拟模块执行读写操作时数据传输信息；分别判断所述第一读写信息、所述第二读写信息是否符合预设读写标准；若所述第一读写信息不符合所述预设读写标准，则确定所述存储控制模块及所述存储模块间数据存储异常；若所述第二读写信息不符合所述预设读写标准，则确定所述串行接口及所述中间协议层间数据存储异常。2.根据权利要求1所述的方法，其特征在于，在所述分别判断所述第一读写信息、所述第二读写信息是否符合预设读写标准之后，所述方法还包括：若所述第一读写信息、所述第二读写信息均符合所述预设读写标准，则确定所述串行接口、所述中间协议层、所述存储控制模块及所述存储模块间的数据存储正常。3.根据权利要求1所述的方法，其特征在于，所述第一模拟模块包括BIST自测模块；所述通过第一线路执行读写操作，并获取对应的第一读写信息包括：控制所述BIST自测模块通过所述存储控制模块对存储模块执行第一读写操作；记录所述第一读写操作时的读写信息，作为所述第一读写信息。4.根据权利要求1所述的方法，其特征在于，所述第二模拟模块包括数据存储器及数据存储控制器；所述通过第二线路执行读写操作，并获取对应的第二读写信息，包括：通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作；记录所述第二读写操作时的读写信息，作为所述第二读写信息。5.根据权利要求4所述的方法，其特征在于，所述第二线路中包括多路复用器；在所述通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作之前，所述方法还包括：通过在所述第二线路中设置多路复用器，使所述第二线路划分为第一支路及第二支路，其中，所述第一支路包含所述数据存储控制器及所述数据存储器；所述通过所述串行接口及所述中间协议层，经过所述数据存储控制器向所述数据存储器执行第二读写操作，包括：控制所述多路复用控制器使所述第一支路导通；通过所述串行接口及所述中间协议层，在经过所述多路复用控制器后经所述第一支路执行所述第二读写操作。6.根据权利要求5所述的方法，其特征在于，所述第二支路包括所述存储模块及所述存
储控制模块；所述方法还包括：若所述第一读写信息、所述第二读写信息均符合预设读写标准，则控制所述多路复用器使所述第二支路导通；控制所述串行接口、所述中间协议层，在经过所述多路复用器后通过所述第二支路向所述存储模块执行数据存储操作。7.根据权利要求1
‑
6中任一项所述的方法，其特征在于，所述存储模块包括GDDR6存储器，存储控制模块包括GDDR6存储控制器。8.根据权利要求1
‑
6中任一项所述的方法，其特征在于，数据存储器包括SRAM静态随机存取存储器，数据存储控制器包括SRAM静态随机存取控制器。9.一种设置有串行接口的存储测试装置的存储芯片，其特征在于，所述串行接口的存储测试装置，包括：第一获取单元，用于通过第一线路执行读写操作，并获取对应的...

【专利技术属性】
技术研发人员：江喜平，左丰国，王玉冰，樊世杰，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：