半导体器件以及包括该半导体器件的电子系统技术方案

本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括：具有单元区域和连接区域的基板；具有多个第一栅极层和多个第一层间绝缘层的第一堆叠结构；以及具有多个第二栅极层和多个第二层间绝缘层的第二堆叠结构。每个第一栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。每个第二栅极层包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分。在每个第一栅极层的端部分和中心部分之间的厚度差不同于在每个第二栅极层的端部分和中心部分之间的厚度差。心部分之间的厚度差。心部分之间的厚度差。

【技术实现步骤摘要】
半导体器件以及包括该半导体器件的电子系统


[0001]实施方式涉及半导体器件以及包括该半导体器件的电子系统。具体地，实施方式涉及三维(3D)闪存器件以及包括该三维闪存器件的电子系统。

技术介绍

[0002]对于要求数据存储的电子系统，需要存储大量数据的半导体器件。因此，已经对增大半导体器件的存储容量进行了研究。例如，为了增大半导体器件的存储容量，已经提出包括以三维而不是二维排布的存储单元的3D闪存半导体器件。

技术实现思路

[0003]根据实施方式，提供一种半导体器件，该半导体器件包括：基板，包括单元区域和连接区域；第一堆叠结构，包括多个第一栅极层和多个第一层间绝缘层，所述多个第一栅极层与所述多个第一层间绝缘层在垂直方向上一个接一个地交替堆叠在基板上，该垂直方向与基板的上表面垂直；以及第二堆叠结构，包括多个第二栅极层和多个第二层间绝缘层，所述多个第二栅极层与所述多个第二层间绝缘层在垂直方向上一个接一个地交替堆叠在第一堆叠结构上，其中所述多个第一栅极层中的每个包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分，所述多个第二栅极层中的每个包括在基板的单元区域中的中心部分和在基板的连接区域中的端部分，所述多个第一栅极层中的至少两个中的每个的端部分在垂直方向上的厚度与所述多个第一栅极层中的所述至少两个中的每个的中心部分在垂直方向上的厚度之间的第一差值不同于所述多个第二栅极层中的至少两个中的每个的端部分在垂直方向上的厚度与所述多个第二栅极层中的所述至少两个中的每个的中心部分在垂直方向上的厚度之间的第二差值。
[0004]根据实施方式的另一方面，提供一种半导体器件，该半导体器件包括：基板；在垂直方向上堆叠在基板上的多个堆叠结构，该垂直方向与基板的上表面垂直；在垂直方向上穿过所述多个堆叠结构的沟道结构；以及在垂直方向上延伸并与所述多个堆叠结构接触的多个接触，其中所述多个堆叠结构包括至少一个第一类型堆叠结构和至少一个第二类型堆叠结构，所述至少一个第一类型堆叠结构中的每个包括多个第一栅极层和多个第一层间绝缘层，所述多个第一栅极层与所述多个第一层间绝缘层在垂直方向上一个接一个地交替堆叠，所述至少一个第二类型堆叠结构中的每个包括多个第二栅极层和多个第二层间绝缘层，所述多个第二栅极层与所述多个第二层间绝缘层在垂直方向上一个接一个地交替堆叠，其中所述多个第一栅极层中的至少一个中的每个是具有第一形状并包括中心部分和端部分的第一成形栅极层，该中心部分邻近沟道结构，该端部分邻近所述多个接触中的与第一成形栅极层接触的一个，第一成形栅极层的端部分的厚度在垂直方向上大于第一成形栅极层的中心部分的厚度，所述多个第二栅极层中的每个是具有第二形状并包括中心部分和端部分的第二成形栅极层，该中心部分邻近沟道结构，该端部分邻近所述多个接触中的与第二成形栅极层接触的一个，第二成形栅极层的端部分的厚度在垂直方向上等于第二成形
栅极层的中心部分的厚度。
[0005]根据实施方式的另一方面，提供一种电子系统，该电子系统包括半导体器件和电连接到半导体器件的控制器，其中半导体器件包括：外围电路结构；在外围电路结构上的基板；在基板上的公共源极线板；第一堆叠结构，包括多个第一栅极层和多个第一层间绝缘层，所述多个第一栅极层与所述多个第一层间绝缘层在垂直方向上一个接一个地交替堆叠在公共源极线板上，该垂直方向与基板的上表面垂直；第二堆叠结构，包括多个第二栅极层和多个第二层间绝缘层，所述多个第二栅极层与所述多个第二层间绝缘层在垂直方向上一个接一个地交替堆叠在第一堆叠结构上；沟道结构，在垂直方向上穿过公共源极线板、第一堆叠结构和第二堆叠结构；多个第一接触，在垂直方向上延伸并分别与所述多个第一栅极层接触；以及多个第二接触，在垂直方向上延伸并分别与所述多个第二栅极层接触，其中所述多个第一栅极层中的每个包括中心部分和端部分，该中心部分邻近沟道结构，该端部分邻近所述多个第一接触中的对应一个，所述多个第一栅极层中的至少一个中的每个的端部分的厚度在垂直方向上大于所述多个第一栅极层中的所述至少一个中的每个的中心部分的厚度，其中所述多个第二栅极层中的每个包括中心部分和端部分，该中心部分邻近沟道结构，该端部分邻近所述多个第二接触中的对应一个，所述多个第二栅极层中的每个的端部分的厚度在垂直方向上小于所述多个第一栅极层中的所述至少一个中的每个的端部分的厚度。
附图说明
[0006]通过参照附图详细描述示范性实施方式，特征对于本领域技术人员将变得明显，附图中：
[0007]图1A是根据实施方式的半导体器件的框图；
[0008]图1B是根据实施方式的半导体器件的存储单元阵列的块的等效电路图；
[0009]图2是根据实施方式的半导体器件的平面图；
[0010]图3是根据实施方式的沿着图2中的线A1
‑
A1'和A2
‑
A2'的剖视图；
[0011]图4A是图3中的区域B1c的放大图；
[0012]图4B是图3中的区域B1e的放大图；
[0013]图4C是图3中的区域B2c的放大图；
[0014]图4D是图3中的区域B2e的放大图；
[0015]图5示出图3中的区域B1c的变型；
[0016]图6是根据实施方式的半导体器件的剖视图；
[0017]图7A是图6中的区域B3c的放大图；
[0018]图7B是图6中的区域B3e的放大图；
[0019]图7C是图6中的区域B4c的放大图；
[0020]图7D是图6中的区域B4e的放大图；
[0021]图8A至图8C是根据实施方式的半导体器件的概念图；
[0022]图9A至图9G是根据实施方式的半导体器件的概念图；
[0023]图10是根据实施方式的半导体器件的剖视图；
[0024]图11是图10中的区域B5的放大图；
[0025]图12是根据实施方式的包括半导体器件的电子系统的示意图；
[0026]图13是根据实施方式的包括半导体器件的电子系统的示意图；
[0027]图14是根据实施方式的包括半导体器件的半导体封装的沿着图13中的线II
‑
II'截取的剖视图；以及
[0028]图15A至图15K是在根据实施方式的制造半导体器件的方法中的阶段的剖视图。
具体实施方式
[0029]图1A是根据实施方式的半导体器件10的框图。
[0030]参照图1A，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器32、页面缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和公共源极线(CSL)驱动器39。尽管没有在图1A中示出，但是外围电路30还可以包括各种电路，例如产生半导体器件10的操作所需的各种电压的电压产生电路、校正从存储单元阵列20读取的数据中的错误的错误校正电路、以及I/O接口。
[0031]存储单元阵列20可以通过位线BL连接到页面缓冲器34，并通过字线W本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：基板，包括单元区域和连接区域；第一堆叠结构，包括多个第一栅极层和多个第一层间绝缘层，所述多个第一栅极层与所述多个第一层间绝缘层在垂直方向上一个接一个地交替堆叠在所述基板上，其中所述垂直方向与所述基板的上表面垂直；以及第二堆叠结构，包括多个第二栅极层和多个第二层间绝缘层，所述多个第二栅极层与所述多个第二层间绝缘层在所述垂直方向上一个接一个地交替堆叠在所述第一堆叠结构上，其中每个所述第一栅极层包括在所述基板的所述单元区域中的中心部分和在所述基板的所述连接区域中的端部分，其中每个所述第二栅极层包括在所述基板的所述单元区域中的中心部分和在所述基板的所述连接区域中的端部分，以及其中所述多个第一栅极层中的至少两个中的每个的所述端部分在所述垂直方向上的厚度与所述多个第一栅极层中的所述至少两个中的每个的所述中心部分在所述垂直方向上的厚度之间的第一差值不同于所述多个第二栅极层中的至少两个中的每个的所述端部分在所述垂直方向上的厚度与所述多个第二栅极层中的所述至少两个中的每个的所述中心部分在所述垂直方向上的厚度之间的第二差值。2.根据权利要求1所述的半导体器件，其中所述第一差值大于所述第二差值。3.根据权利要求2所述的半导体器件，还包括：多个第一接触，在所述垂直方向上延伸并分别与所述多个第一栅极层接触；和多个第二接触，在所述垂直方向上延伸并分别与所述多个第二栅极层接触，其中所述多个第一接触在所述垂直方向上分别凹入到所述多个第一栅极层中的深度的平均值大于所述多个第二接触在所述垂直方向上分别凹入到所述多个第二栅极层中的深度的平均值。4.根据权利要求2所述的半导体器件，还包括：多个第一接触，在所述垂直方向上延伸并分别与所述多个第一栅极层接触；和多个第二接触，在所述垂直方向上延伸并分别与所述多个第二栅极层接触，其中所述多个第一接触在所述垂直方向上分别凹入到所述多个第一栅极层中的深度当中的最大值大于每个所述第一栅极层的所述中心部分的厚度。5.根据权利要求2所述的半导体器件，其中所述多个第一栅极层中的所述至少两个中的每个的所述端部分的所述厚度在所述垂直方向上大于所述多个第一栅极层中的所述至少两个中的每个的所述中心部分的所述厚度。6.根据权利要求5所述的半导体器件，其中所述多个第二栅极层中的所述至少两个中的每个的所述端部分的所述厚度在所述垂直方向上等于所述多个第二栅极层中的所述至少两个中的每个的所述中心部分的所述厚度。7.根据权利要求5所述的半导体器件，其中所述多个第二栅极层中的所述至少两个中的每个的所述端部分的所述厚度在所述垂直方向上大于所述多个第二栅极层中的所述至少两个中的每个的所述中心部分的所述厚度。8.根据权利要求5所述的半导体器件，其中所述多个第一栅极层当中的最下面的第一
栅极层和最上面的第一栅极层中的至少一个中的每个的所述端部分的所述厚度在所述垂直方向上等于所述多个第一栅极层当中的所述最下面的第一栅极层和所述最上面的第一栅极层中的所述至少一个中的每个的所述中心部分的所述厚度。9.根据权利要求1所述的半导体器件，其中所述第一差值小于所述第二差值。10.根据权利要求1所述的半导体器件，还包括在所述垂直方向上穿过所述第一堆叠结构和所述第二堆叠结构的沟道结构，其中所述沟道结构包括第一部分和第二部分，所述第一部分穿过所述第一堆叠结构，所述第二部分穿过所述第二堆叠结构，以及其中所述沟道结构的所述第一部分的顶部的直径大于所述沟道结构的所述第二部分的底部的直径。11.一种半导体器件，包括：基板；多个堆叠结构，在垂直方向上堆叠在所述基板上，其中所述垂直方向与所述基板的上表面垂直；沟道结构，在所述垂直方向上穿过所述多个堆叠结构；以及多个接触，在所述垂直方向上延伸并与所述多个堆叠结构接触，其中所述多个堆叠结构包括至少一个第一类型堆叠结构和至少一个第二类型堆叠结构，其中所述至少一个第一类型堆叠结构中的每个包括多个第一栅极层和多个第一层间绝缘层，所述多个第一栅极层与所述多个第一层间绝缘层在所述垂直方向上一个接一个地交替堆叠，其中所述至少一个第二类型堆叠结构中的每个包括多个第二栅极层和多个第二层间绝缘层，所述多个第二栅极层与所述多个第二层间绝缘层在所述垂直方向上一个接一个地交替堆叠，其中所述多个第一栅极层中的至少一个中的每个是第一成形栅极层，该第一成形栅极层具有第一形状并包括中心部分和端部分，所述第一成形栅极层的所述中心部分邻近所述沟道结构，所述第一成形栅极层的所述端部分邻近所述多个接触中的与所述第一成形栅极层接触的一个...

【专利技术属性】
技术研发人员：金志荣，康范圭，任峻成，成锡江，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：