【技术实现步骤摘要】
包括至少一个双极晶体管的集成电路和相应的制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年5月21日提交的法国专利申请第2105334号的优先权权益，其全部内容在法律允许的最大范围内通过引用结合于此。
[0003]实施例和实现方式涉及集成电路，具体是双极晶体管(bipolar transistor)，以及用于制造双极晶体管的方法。
技术介绍
[0004]双极晶体管，通常包括例如p型的第一类型的掺杂半导体基极区、与基极区相邻的例如n型的第二类型的掺杂半导体集电极区，以及与基极区相邻的第二类型的掺杂半导体发射极区。
[0005]当在形成双极晶体管的半导体衬底中掺杂第一类型时，形成集电极区的第二类型的掺杂阱通常围绕基极区，这使得有可能用两个相反的PN结电绝缘基极区和衬底。
[0006]主要包括“数字”电子器件的集成电路，例如互补技术CMOS(互补金属氧化物半导体)中的逻辑电路和用于存储数字数据的非易失性存储器电路，可以包括双极晶体管，例如，在具有与温度无关的参考电压的发电机...
【技术保护点】
【技术特征摘要】
1.一种集成电路，包括设置在第一类型的掺杂半导体衬底中和/或设置在所述第一类型的掺杂半导体衬底上的达林顿型双极晶体管，所述达林顿型双极晶体管包括：公共集电极区，用于所述达林顿型双极晶体管的第一晶体管和第二晶体管，所述公共集电极区包括在所述掺杂半导体衬底中与第一类型相反的第二类型的掩埋半导体层，以及连接所述掩埋半导体层的所述第二类型的掺杂环形阱；所述第一类型的掺杂半导体阱，由所述环形阱围绕并且由所述掩埋半导体层界定；垂直结构，垂直延伸穿过所述掺杂半导体阱，以将所述掺杂半导体阱划分为包含用于所述第一晶体管的第一基极区，所述第一基极区与用于所述第二晶体管的第二基极区电绝缘；用于所述第一晶体管的所述第二类型的掺杂第一发射极区，位于所述第一基极区中；用于所述第二晶体管的所述第二类型的掺杂第二发射极区，位于所述第二基极区中；以及导体轨道，用于将用于所述第一晶体管的所述第一发射极区与用于所述第二晶体管的所述第二基极区电耦接。2.根据权利要求1所述的集成电路，其中所述垂直结构包括填充有导电材料的沟槽，所述导电材料由所述沟槽的底部和侧面上的介电壳电绝缘。3.根据权利要求2所述的集成电路，其中所述垂直结构还包括注入区，所述注入区位于包含由所述第二类型掺杂的所述第一基极区和所述第二基极区的所述掺杂半导体阱中，并且占据所述沟槽的所述底部和所述掩埋半导体层之间的空间。4.根据权利要求1所述的集成电路，其中所述垂直结构在包含所述第一基极区和所述第二基极区的所述掺杂半导体阱中从所述掺杂半导体阱的前表面垂直延伸，并且在所述前表面的平面方向上纵向地从围绕所述掺杂半导体阱的所述掺杂环形阱的一个边缘径向地延伸到另一个边缘。5.根据权利要求1所述的集成电路，还包括非易失性存储器单元，所述非易失性存储器单元包括浮栅晶体管和具有垂直栅极的掩埋晶体管存取晶体管，其中包含所述第一基极区和所述第二基极区的所述掺杂半导体阱与包含所述浮栅晶体管的沟道区的所述非易失性存储器单元的阱具有相同的深度、相同的组成和相同的掺杂剂浓度。6.根据权利要求5所述的集成电路，其中：所述公共集电极区的所述掩埋半导体层具有与构成在所述非易失性存储器单元的所述阱下方延伸的源平面的掩埋半导体层相同的组成和相同的深度；所述公共集电极区的所述掺杂环形阱具有与围绕所述非易失性存储器单元的所述阱的环形阱相同的组成和相同的结构，并且允许与形成所述源平面的所述掩埋半导体层进行电接触；并且电绝缘所述第一基极区和所述第二基极区的所述垂直结构具有与所述掩埋存取晶体管的所述垂直栅极相同的结构和相同的尺寸。7.根据权利要求1所述的集成电路，其中所述达林顿型双极晶体管是与温度无关的基准电压产生电路的电路元件。8.一种用于在由第一类型掺杂的半导体衬底中制造集成电路的方法，所述方法包括：制造达林顿型双极晶体管，包括：
通过在所述半导体衬底中注入由与所述第一类型相反的第二类型掺杂的掩埋半导体层，并且注入连接所述掩埋半导体层的所述第二类型的掺杂环形阱，形成用于所述达林顿型双极晶体管的第一晶体管和第二晶体管的公共集电极区；在由所述环形阱围绕并且由所述掩埋半导体层界定的区域中注入所述第一类型的掺杂半导体阱；形成垂直结构，所述垂直结构穿过所述掺杂半导体阱垂直延伸至所述掩埋半导体层，以电绝缘所述第一晶体管的第一基极区和所述第二晶体管的第二基极区；在所述第一基极区...
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