半导体装置制造方法及图纸

本发明专利技术提出一种半导体装置，包括半导体基板、第一阱、第二阱、场氧化层以及多晶硅层。半导体基板具有第一导电型。第一阱形成于半导体基板之中且具有第二导电型。第二阱形成于第一阱之中，且具有第一导电型。场氧化层形成于第二阱之上。多晶硅层形成于场氧化层之上且形成电阻元件。电阻元件。电阻元件。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术有关于一种半导体装置，特别有关于一种增加电阻元件的耐压以及静电放电保护的半导体装置。

技术介绍

[0002]随着高压集成电路的发展，特别是对于一些用于高压交流电的交流转直流(AC
‑
DC)电路，部分电阻元件需要承受数百伏的高电压。然而，在数百伏的高电压之前，传统的高压电阻元件就可能会先遇到元件被击穿问题，使得传统的电阻已经无法满足需求。
[0003]通过在场氧化层(field oxide layer)上制作多晶硅(polysilicon)电阻能够大大提高耐压，而耐压主要取决于场氧化层的厚度，一般工艺的场氧化层的耐压能够达到300～400V。然而对于高压交流电的交流转直流电路而言，电阻元件接受的最高峰值电压可能会高达500～650V，使得多晶硅电阻无法满足需求。因此，有必要针对电阻元件的耐压进行提升。

技术实现思路

[0004]本专利技术提出的半导体装置，除了能够增加电阻元件的耐压程度，更能够提供静电电荷排除的路径，使得多晶硅电阻除了满足高压应用的需求外，更能在多晶硅电阻的一端有静电放电保护的需求时，提供所需的保护功能。
[0005]有鉴于此，本专利技术提出一种半导体装置，包括一半导体基板、一第一阱、一第二阱、一场氧化层以及一多晶硅层。上述半导体基板具有一第一导电型。上述第一阱形成于上述半导体基板之中且具有一第二导电型。上述第二阱形成于上述第一阱之中，且具有上述第一导电型。上述场氧化层形成于上述第二阱之上。上述多晶硅层形成于上述场氧化层之上且形成一电阻元件。
[0006]根据本专利技术的一实施例，上述半导体装置更包括一第一顶掺杂层以及一第二顶掺杂层。上述第一顶掺杂层形成于上述第一阱中且具有上述第一导电型。上述第二顶掺杂层形成于上述第一阱中且具有上述第一导电型，其中上述第一顶掺杂层以及上述第二顶掺杂层位于上述第二阱的两侧，且分别与上述第二阱相互分离。
[0007]根据本专利技术的一实施例，上述半导体装置更包括一第三阱以及一掺杂区。上述第三阱形成于上述半导体基板之中且具有上述第一导电型。上述掺杂区形成于上述第三阱且具有上述第一导电型，其中上述掺杂区耦接至一接地端。
[0008]本专利技术更提出一种半导体装置，包括一半导体基板、一第一阱、一第二阱、一第一掺杂区、一场氧化层以及一多晶硅层。上述半导体基板具有一第一导电型。上述第一阱形成于上述半导体基板之中且具有一第二导电型。上述第二阱形成于上述第一阱之中且具有上述第二导电型。上述第一掺杂区形成于上述第二阱之中且具有上述第二导电型。上述场氧化层形成于上述第一阱之上且环绕上述第一掺杂区。上述多晶硅层形成于上述场氧化层之上且形成一电阻元件。
[0009]根据本专利技术的一实施例，上述半导体装置更包括一第一顶掺杂层以及一第二顶掺杂层。上述第一顶掺杂层形成于上述第一阱中且具有上述第一导电型。上述第二顶掺杂层形成于上述第一阱中且具有上述第一导电型，其中上述第一顶掺杂层以及上述第二顶掺杂层位于上述第二阱的两侧，其中上述电阻元件更形成于上述第一顶掺杂层以及上述第二顶掺杂层之上。
[0010]根据本专利技术的一实施例，上述半导体装置更包括一第三阱以及一第二掺杂区。上述第三阱形成于上述半导体基板之中且具有上述第一导电型。上述第二掺杂区形成于上述第三阱之中且具有上述第一导电型。
[0011]根据本专利技术的一实施例，上述电阻元件具有耦接至一高电压电平的一第一端点以及耦接至一低电压电平的一第二端点，其中上述第一掺杂区耦接至上述高电压电平，上述第二掺杂区耦接至一接地端。
[0012]根据本专利技术的另一实施例，上述半导体装置更包括一第三掺杂区。上述第三掺杂区形成于上述第三阱、与上述第二掺杂区相邻且具有上述第二导电型，其中上述第三掺杂区耦接至上述接地端，其中上述第一掺杂区、上述第二掺杂区以及上述第三掺杂区形成一寄生双极性晶体管。
[0013]根据本专利技术的另一实施例，上述半导体装置更包括一第四掺杂区以及一第五掺杂区。上述第四掺杂区形成于上述第二阱、与上述第一掺杂区相邻且具有上述第一导电型。上述第五掺杂区形成于上述半导体基板之中且具有上述第二导电型。
[0014]根据本专利技术的一实施例，上述第四掺杂区耦接至上述高电压电平，上述第五掺杂区耦接至上述接地端，其中上述第五掺杂区与上述第三阱为相互分离，其中上述第一掺杂区、上述第四掺杂区、上述第二掺杂区以及上述第五掺杂区形成一寄生硅控整流器。
附图说明
[0015]图1显示根据本专利技术的一实施例所述的半导体装置的剖面图；
[0016]图2显示根据本专利技术的图1所述的多晶硅层的俯视图；
[0017]图3显示根据本专利技术的另一实施例所述的半导体装置的剖面图；
[0018]图4显示根据本专利技术的图3所述的多晶硅层的俯视图；
[0019]图5显示根据本专利技术的另一实施例所述的半导体装置的剖面图；以及
[0020]图6显示根据本专利技术的另一实施例所述的半导体装置的剖面图。
[0021]附图标号
[0022]100,300,500,600:半导体装置
[0023]200,400:电阻元件
[0024]SUB:半导体基板
[0025]W1:第一阱
[0026]W2:第二阱
[0027]W3:第三阱
[0028]TOP1:第一顶掺杂层
[0029]TOP2:第二顶掺杂层
[0030]FOX:场氧化层
[0031]PLY:多晶硅层
[0032]R:电阻元件
[0033]G：分布宽度
[0034]H：阱宽度
[0035]PAD:焊垫
[0036]N1:第一节点
[0037]N2:第二节点
[0038]VH:高电压电平
[0039]VL:低电压电平
[0040]GND:接地端
[0041]D:掺杂区
[0042]DP1:第一寄生二极管
[0043]DP2:第二寄生二极管
[0044]DP3:第三寄生二极管
[0045]D1:第一掺杂区
[0046]D2:第二掺杂区
[0047]D3:第三掺杂区
[0048]D4:第四掺杂区
[0049]D5:第五掺杂区
[0050]X1:第一宽度
[0051]X2:第二宽度
[0052]NPN:寄生双极性晶体管
具体实施方式
[0053]以下针对本专利技术一些实施例的半导体基板、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本专利技术一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本专利技术一些实施例。当然，这些仅用以举例而非本专利技术的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一半导体基板，具有一第一导电型；一第一阱，形成于上述半导体基板之中且具有一第二导电型；一第二阱，形成于上述第一阱之中，且具有上述第一导电型；一场氧化层，形成于上述第二阱之上；以及一多晶硅层，形成于上述场氧化层之上且形成一电阻元件。2.如权利要求1所述的半导体装置，其特征在于，更包括：一第一顶掺杂层，形成于上述第一阱中且具有上述第一导电型；以及一第二顶掺杂层，形成于上述第一阱中且具有上述第一导电型，其中上述第一顶掺杂层以及上述第二顶掺杂层位于上述第二阱的两侧，且分别与上述第二阱相互分离。3.如权利要求1所述的半导体装置，其特征在于，更包括：一第三阱，形成于上述半导体基板之中且具有上述第一导电型；以及一掺杂区，形成于上述第三阱且具有上述第一导电型，其中上述掺杂区耦接至一接地端。4.一种半导体装置，其特征在于，包括：一半导体基板，具有一第一导电型；一第一阱，形成于上述半导体基板之中且具有一第二导电型；一第二阱，形成于上述第一阱之中且具有上述第二导电型；一第一掺杂区，形成于上述第二阱之中且具有上述第二导电型；一场氧化层，形成于上述第一阱之上且环绕上述第一掺杂区；以及一多晶硅层，形成于上述场氧化层之上且形成一电阻元件。5.如权利要求4所述的半导体装置，其特征在于，更包括：一第一顶掺杂层，形成于上述第一阱中且具有上述第一导电型；以及一第二顶掺杂层，形成于上述第一阱中且具有上...

【专利技术属性】
技术研发人员：陈奕豪，吴祖仪，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：