数字信号处理设备制造技术

本公开的实施例涉及数字信号处理设备。一种数字信号处理器，包括K个第一电子电路。第一输入接收多项式的G个连续系数的K个组。多项式是具有N+1个系数的N次多项式，其中K是大于或等于2的N+1的约数，G等于(N+1)/K。第一电子电路被配置为同时实现K个相应的霍纳方法并传送K个输出结果。第二电子电路包括第一输入，该第一输入被配置成从已经处理了系数中的最高秩系数的第一电子电路的输出结果开始连续地接收第一电子电路的输出结果。第二输入被配置为接收变量X，并且第二电子电路被配置为实现霍纳方法，并且在第二电子电路的输出上传递变量X的多项式的值。X的多项式的值。X的多项式的值。

【技术实现步骤摘要】
数字信号处理设备
[0001]相关申请的交叉引用
[0002]本申请要求2021年5月21日提交的法国申请No.2105332的优先权，该申请在此通过引入并入本文。


[0003]本专利技术大体上涉及用于信号处理的电路领域，并且在特定实施例中，涉及用于多项式估值的电子电路。

技术介绍

[0004]霍纳算法，也称为Ruffini
‑
霍纳算法，允许估值多项式，即，计算多项式变量数值的多项式值。
[0005]通常，用于霍纳算法的处理电路包括专用于实现在若干迭代期间重复的基本操作的电路。
[0006]专用电路通常包括连续接收多项式的所有系数的第一输入和总是接收变量的相同数值的第二输入。
[0007]该专用电路被配置成实现基本运算，该基本运算用于将多项式的每个新系数连续地加到先前迭代的结果上，然后在每次迭代中将加法的结果乘以变量的数值。
[0008]该专用电路在大量迭代中估值多项式，其中迭代次数越大，多项式次数越大。由电路估值多项式的计算时间主要取决于多项式的次数。
[0009]这种专用电路具有相对慢的缺点，特别是如果多项式的次数高。
[0010]因此，需要一种允许加速多项式求值的电子设备。

技术实现思路

[0011]根据一个方面，提出了一种用于确定变量X的多项式的值的设备，该多项式是具有N+1个系数的N次多项式。
[0012]该设备包括分别具有K个第一输入的K个第一电子电路，所述K个第一输入分别用于接收多项式的G个连续系数的K个组，K是大于或等于2的(N+1)的约数(sub
‑
multiple)，G等于(N+1)/K。
[0013]具有K的(N+1)倍的N次多项式可以是初始多项式，对于该初始多项式，如果该初始多项式实际上是N次，则期望确定该值，否则如果(N0+1)不是K的倍数，则用较高次数的项补充N0次的初始多项式以达到N次，但受零系数影响。
[0014]每个组内的系数的秩从所述组内的最高秩系数开始相互偏移K。
[0015]在K个第一输入上同时接收的K个系数的K个秩相互偏移1。
[0016]第一电路包括用于接收变量X
K
的K个第二输入。
[0017]第一电路还包括K个输出。
[0018]K个第一电路被配置为同时实现K个相应的霍纳方法并且在K个输出上传递K个输
出结果。
[0019]此外，该设备包括第二电子电路，该第二电子电路具有用于连续接收K个第一电路的输出结果的第一输入，从处理了最高秩系数的第一电路的输出结果开始。
[0020]第二电路还具有第二输入以接收变量X。
[0021]第二电路还包括输出。
[0022]第二电路被配置为实现霍纳方法，并且在其输出传递所述多项式的值。
[0023]因此，K个第一电路结合第二电路允许以小于多项式次数N的迭代次数来估值多项式。
[0024]特别地，K个第一电路允许在多项式的子多项式上同时实现K个霍纳方法。更具体地，N次多项式被细分为K次(N+1)/K
‑
1次多项式。K个第一电路允许同时获得这些K个子多项式的K个估值结果。
[0025]这允许减少计算多项式求值所需的时钟行程数。实际上，时钟行程的数量除以接近K的因子。
[0026]然后，第二电路允许通过再次从子多项式的K个估值结果实现霍纳算法来完成多项式的估值，这允许获得变量X的值的多项式的值。
[0027]根据一个实施例，每个第一电路包括第一加法器，该第一加法器具有连接到对应第一电路的第一输入的第一输入。
[0028]第一加法器的输出连接到对应第一电路的输出。
[0029]第一加法器的输出环回到第一乘法器的第一输入上。
[0030]第一乘法器具有连接到对应第一电路的第二输入的第二输入。
[0031]第一乘法器的输出连接到第一加法器的第二输入。
[0032]根据一个实施例，第二电路包括具有连接到第二电路的第一输入的第一输入的第二加法器。
[0033]第二加法器的输出连接到第二电路的输出。
[0034]第二加法器的输出环回到第二乘法器的第一输入上。
[0035]第二乘法器具有连接到第二电路的第二输入的第二输入。
[0036]第二乘法器的输出连接到第二加法器的第二输入。
[0037]因此，K个第一电路和第二电路中的每个电路可以具有包括乘法器和加法器的相同结构，这允许简化设备的设计，并且在某些情况下，例如在信号处理处理器内，能够使用第一电路中的一个第一电路作为第二电路。
[0038]因此，根据另一方面，提出了一种结合如上定义的设备的信号处理处理器，其中第二电路是K个第一电路中的一个第一电路。
[0039]因此，这样的处理器允许通过重新使用K个第一电路中的一个来执行第二电路的计算，来去除专用于第二电路的硅表面。
[0040]根据又一方面，提出了一种伺服控制系统，其包括伺服控制回路，该伺服控制回路集成了如上所述的信号处理处理器，该信号处理处理器连接到电动机。
[0041]因此，伺服控制系统得益于处理器的计算速度，该处理器例如合并了用于三角函数估值的装置，这允许提高伺服控制回路的精度。
附图说明
[0042]通过审阅实施例和实现方式的详细描述以及附图，其他优点和特征将变得显而易见，这些实施例和实现方式决不是限制性的，在附图中：
[0043]图1示出了根据一些实施例的设备；
[0044]图2示出了根据一些实施例的数字信号处理器；
[0045]图3示出了根据一些其它实施例的数字信号处理器；以及
[0046]图4示出了根据一些其它实施例的伺服控制系统。
具体实施方式
[0047]图1示意性地示出了设备DIS，其包括并联的K个第一电路C1_K1、C1_K2(这里K＝2)、第二电路C2和例如以逻辑电路的形式制成的控制器MC。
[0048]设备DIS包括GEN_CLK时钟发生器，该GEN_CLK时钟发生器被配置为生成时钟信号CLK，该时钟信号CLK对两个第一电路C1_K1、C1_K2、第二电路C2和控制器MC进行计时。
[0049]设备DIS相对于第一电路C1_K1、C1_K2包括第一输入寄存器RE1_K1、第二输入寄存器RE1_K2、第一输出寄存器RS_K1、第二输出寄存器RS_K2和第一共享寄存器RX_C1。
[0050]相对于第二电路C2，设备DIS还包括第三输入寄存器RE1_C2、第三输出寄存器RS_C2和第二共享寄存器RX_C2。
[0051]设备DIS被配置为对变量X的值估值N次多项式和变量X的值。
[0052]在所说明的实例中，待估值的多项式是具有P(X)＝a0+a1X+a2X2+a3X3类型的一般形式的三次多项式(N＝3)。
[0053]因此，该多项式包括四个系数(N+1＝4)，它们由本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字信号处理器，包括：K个第一电子电路，其包括K个第一输入、K个第二输入和K个输出，其中所述第一输入被配置为接收多项式的G个连续系数的K个群组，所述多项式是具有N+1个系数的N次多项式，K是大于或等于2的N+1的约数，G等于(N+1)/K，每个群组内的所述系数的秩从所述群组中的最高秩系数开始相互偏移K，在所述第一输入上同时接收的所述系数的所述秩相互偏移1，其中所述第二输入分别被配置为接收变量X
K
，并且其中所述第一电子电路被配置为同时实施K个相应霍纳方法并且在输出上递送K个输出结果；以及第二电子电路，包括第一输入、第二输入和输出，其中所述第一输入被配置为从所述第一电子电路的输出结果开始连续地接收所述第一电子电路的所述输出结果，所述第一电子电路的所述输出结果已经处理了所述系数中的所述最高秩系数，其中所述第二输入被配置为接收变量X，其中所述第二电子电路被配置为实现霍纳方法，并且在所述第二电子电路的输出上递送针对所述变量X的所述多项式的值。2.根据权利要求1所述的数字信号处理器，其中所述第一电子电路的每个对应第一电路包括：第一乘法器，包括第一输入、第二输入和输出，所述第一乘法器的第一输入连接到所述对应第一电路的第二输入；以及第一加法器，包括第一输入、第二输入和输出，所述第一加法器的第一输入连接到所述对应第一电路的第一输入，所述第一加法器的所述第二输入连接到所述第一乘法器的输出，所述第一加法器的输出连接到所述对应第一电路的输出并且环回到所述第一乘法器的第二输入上。3.根据权利要求2所述的数字信号处理器，其中所述第二电子电路包括：第二乘法器，包括第一输入、第二输入和输出，所述第二乘法器的第一输入连接到所述第二电子电路的第二输入；以及第二加法器，包括第一输入、第二输入和输出，所述第二加法器的第一输入连接到所述第二电子电路的第一输入，所述第二加法器的第二输入连接到所述第二乘法器的输出，所述第二加法器的输出连接到所述第二电子电路的输出并且环回到所述第二乘法器的第二输入上。4.根据权利要求1所述的数字信号处理器，其中所述第二电子电路是所述第一电子电路中的一个第一电子电路。5.根据权利要求1所述的数字信号处理器，其中所述第二电子电路不同于所述第一电子电路中的每个第一电子电路。6.一种伺...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体ALPS有限公司，
类型：发明
国别省市：