多重运算电路、乘法/累加运算器以及存储器内处理装置制造方法及图纸

本发明专利技术涉及多重运算电路、具有多重运算电路的乘法/累加运算器、以及具有多重运算电路的存储器内处理装置。所述多重运算电路包括乘法器、加法器、锁存电路和多个选择器。乘法器对第一输入数据和第二输入数据执行乘法计算，以生成并输出相乘结果数据。加法器对第三输入数据和第四输入数据执行加法计算，以生成并输出相加结果数据。锁存电路锁存输入至锁存电路的输入端的第五输入数据，以生成并输出反馈数据。多个选择器根据第一运算模式、第二运算模式或第三运算模式来改变第一结果数据、第一输入数据、第二输入数据、相乘结果数据以及相加结果数据的传送路径。结果数据的传送路径。结果数据的传送路径。

【技术实现步骤摘要】
多重运算电路、乘法/累加运算器以及存储器内处理装置
[0001]相关申请的交叉引用
[0002]本申请要求2021年4月21日提交的申请号为10
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2021
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0052016的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本申请的各种实施例涉及多重运算电路、具有多重运算电路的乘法/累加(MAC)运算器、以及具有多重运算电路的存储器内处理(PIM)装置。

技术介绍

[0004]最近，不仅在信息技术行业，而且在金融和医疗行业，人们对人工智能(AI)的兴趣也在增加。相应地，在各个领域，考虑并原型化了人工智能，更准确地说是深度学习的引入。通常，与通常神经网络相比高效地学习深度神经网络(DNN)或具有增加层的深度网络，以在模式识别或推理中利用深度神经网络(DNN)或深度网络的技术通常被称为深度学习。
[0005]这种广泛关注的背景或原因之一可能是由于执行算术运算的处理器性能的提高。为了提高人工智能的性能，可能需要增加构成人工智能中的神经网络的层数来培养人工智能。近年来，这种趋势近年来在持续，导致实际进行计算的硬件所需的计算量呈指数级增长。此外，如果人工智能采用包括彼此分离的存储器和处理器的通用硬件系统，则由于存储器和处理器之间的数据通信量的限制，人工智能的性能可能会下降。为了解决这个问题，将处理器和存储器集成在一个半导体芯片中的PIM器件已被用作神经网络计算器件。由于PIM器件直接在PIM器件中执行算术运算，所以可以提高神经网络中的数据处理速度。r/>
技术实现思路

[0006]根据一个实施例，多重运算电路可以包括乘法器、加法器、锁存电路和多个选择器。所述乘法器被配置为对第一输入数据和第二输入数据执行乘法计算，以生成并输出相乘结果数据。所述加法器被配置为对第三输入数据和第四输入数据执行加法计算，以生成并输出相加结果数据。所述锁存电路被配置为锁存输入至所述锁存电路的输入端的第五输入数据，以生成并输出反馈数据。所述多个选择器被配置为根据第一运算模式、第二运算模式或第三运算模式来改变第一结果数据、所述第一输入数据、所述第二输入数据、所述相乘结果数据以及所述相加结果数据的传送路径。
[0007]根据另一个实施例，乘法和累加(乘法/累加)(MAC)运算器包括多个多重运算电路。多组第一输入数据被分别传送至多个多重运算电路。所述多组第二输入数据被分别传送至所述多个多重运算电路。所述多组运算结果数据分别从所述多个多重运算电路输出。所述多个多重运算电路中的每一个被配置为根据第一选择信号至第三选择信号在第一运算模式、第二运算模式或第三运算模式下执行算术运算。
[0008]根据又一实施例，一种存储器内处理(PIM)器件可以包括：多个存储体，其被配置为提供多组权重数据；全局缓冲器，其被配置为提供多组向量数据；以及多个乘法/累加
(MAC)运算器，其被配置为对多组权重数据和多组向量数据执行MAC运算。多个MAC运算器中的每一个包括多个多重运算电路。多个多重运算电路中的每一个被配置为根据第一选择信号至第三选择信号在第一运算模式、第二运算模式或第三运算模式下执行算术运算。
[0009]根据又一个实施例，一种存储器内处理(PIM)器件可以包括：多个存储体，其被配置为提供多组权重数据；全局缓冲器，其被配置为提供多组向量数据；以及多个多重运算电路，其被配置为对所述多组权重数据和所述多组向量数据执行MAC运算。所述多个多重运算电路中的每一个被配置为根据第一选择信号至第三选择信号，在第一运算模式、第二运算模式或第三运算模式下执行算术运算。
附图说明
[0010]参考所附附图，通过各种实施例来说明所公开技术的某些特征，其中：
[0011]图1图示了根据本公开的实施例的多重运算电路的配置；
[0012]图2图示了包括在图1所示的多重运算电路中的乘法器的配置示例；
[0013]图3图示了包括在图1所示的多重运算电路中的加法器的配置示例；
[0014]图4图示了在图1所示的多重运算电路的第一运算模式下由乘法/累加(MAC)运算执行的矩阵
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向量乘法计算的示例；
[0015]图5图示了图4所示的矩阵
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向量乘法计算的过程的示例；
[0016]图6图示了图5所述的矩阵
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向量乘法计算过程的第一MAC运算；
[0017]图7图示了图5所示的矩阵
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向量乘法计算过程的第二MAC运算；
[0018]图8图示了在图1所示的多重运算电路的第二运算模式下由逐元素(EW)乘法计算执行的矩阵
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标量乘法计算的示例；
[0019]图9图示了图8所示的EW乘法计算；
[0020]图10图示了在图1所示的多重运算电路的第二运算模式下由逐元素(EW)加法计算执行的矩阵加法计算的示例；
[0021]图11图示了图10所示的EW加法计算；
[0022]图12图示了在图1中所示的多重运算电路的第三运算模式下执行的累加计算；
[0023]图13图示了根据本公开的另一个实施例的多重运算电路的配置；
[0024]图14图示了包括在图13所示的多重运算电路中的乘法器的配置的示例；
[0025]图15图示了包括在图13所示的多重运算电路中的归一化器的示例；
[0026]图16图示了根据本公开的实施例的MAC运算器；
[0027]图17图示了在图16所示的MAC运算器的第一MAC运算模式下执行的MAC运算；
[0028]图18图示了在图16所示的MAC运算器的第二MAC运算模式下执行的MAC运算；
[0029]图19图示了根据本公开的实施例的存储器内处理(PIM)器件；
[0030]图20图示了由图19所示的PIM器件执行的MAC运算的示例；
[0031]图21图示了根据本公开的另一个实施例的PIM器件；以及
[0032]图22图示了由图21所示的PIM器件执行的MAC运算的示例。
具体实施方式
[0033]在以下对实施例的描述中，将理解的是，术语“第一”和“第二”旨在识别元件，而不
是用于定义元件的特定数量或序列。另外，当一个元件称为位于另一个元件的“上”、“之上”、“上方”、“之下”或“下方”时，其旨在表示相对位置关系，而不是用来限制该元件直接接触另一个元件，或者至少一个中间元件存在于两个元件之间的某些情况。因此，本文中使用的诸如“上”、“之上”、“上方”、“之下”、“下方”等术语仅用于描述特定实施例的目的，并非旨在限制本公开的范围。此外，当一个元件称为“连接”或“耦接”至另一个元件时，该元件可以直接地电连接或机械连接或耦接至另一个元件，或者可以间接地电连接或机械连接或耦接至另一个元件，在两个元件之间具有一个或多个额外的元件。此外，当参数称为“预先确定的”时，其可能旨在意味着在该参数被用于处理或算法时提前确定了该参数的值。该参数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多重运算电路，包括：乘法器，其被配置为对第一输入数据和第二输入数据执行乘法计算，以生成并输出相乘结果数据；加法器，其被配置为对第三输入数据和第四输入数据执行加法计算，以生成并输出相加结果数据；锁存电路，其被配置为锁存输入至所述锁存电路的输入端的第五输入数据，以生成并输出反馈数据；以及多个选择器，其被配置为根据第一运算模式、第二运算模式或第三运算模式来改变第一结果数据、所述第一输入数据、所述第二输入数据、所述相乘结果数据和所述相加结果数据的传送路径。2.根据权利要求1所述的多重运算电路，其中，所述多个选择器被配置为使得当在所述第一运算模式下执行相乘和累加运算时，所述相乘结果数据被传送而成为所述第三输入数据，并且所述反馈数据被传送而成为所述第四输入数据。3.根据权利要求1所述的多重运算电路，其中，所述多个选择器被配置为使得当在所述第二运算模式下执行逐元素乘法计算时，将所述相乘结果数据传送至所述锁存电路的所述输入端。4.根据权利要求1所述的多重运算电路，其中，所述多个选择器被配置为使得当在所述第二运算模式下执行逐元素加法计算时，所述第一输入数据被传送而成为所述第三输入数据，并且所述第二输入数据被传送而成为所述第四输入数据。5.根据权利要求1所述的多重运算电路，其中，所述多个选择器被配置为使得当在所述第三运算模式下执行累加计算时，所述第一结果数据被传送而成为所述第三输入数据，并且所述反馈数据被传送而成为所述第四输入数据。6.根据权利要求1所述的多重运算电路，其中，所述多个选择器包括：第一选择器，其被配置为接收所述第一结果数据和所述相乘结果数据，以响应于第一选择信号而输出所述第一结果数据和所述相乘结果数据中的一个；第二选择器，其被配置为接收所述第一输入数据和所述第一选择器的输出数据，以响应于第二选择信号而输出所述第一输入数据和所述第一选择器的所述输出数据中的一个；第三选择器，其被配置为接收所述第二输入数据和所述反馈数据，以响应于所述第二选择信号而输出所述第二输入数据和所述反馈数据中的一个；以及第四选择器，其被配置为接收所述第一选择器的所述输出数据和所述相加结果数据，以响应于第三选择信号而输出所述第一选择器的所述输出数据和所述相加结果数据中的一个。7.根据权利要求6所述的多重运算电路，还包括反相器，所述反相器将所述第三选择信号的电平反相，以将所述第三选择信号的反相信号传送至所述第四选择器。8.根据权利要求6所述的多重运算电路，其中，所述第一选择器被配置为当所述第一选择信号具有第一逻辑电平时输出所述第一结果数据，并且被配置为当所述第一选择信号具有第二逻辑电平时输出所述相乘结果数据；其中，所述第二选择器被配置为当所述第二选择信号具有所述第一逻辑电平时输出所
述第一输入数据，并且被配置为当所述第二选择信号具有所述第二逻辑电平时输出所述第一选择器的所述输出数据；其中，所述第三选择器被配置为当所述第二选择信号具有所述第一逻辑电平时输出所述第二输入数据，并且被配置为当所述第二选择信号具有所述第二逻辑电平时输出所述反馈数据；以及其中，所述第四选择器被配置为当所述第三选择信号具有所述第二逻辑电平时输出所述第一选择器的所述输出数据，并且被配置为当所述第三选择信号具有所述第一逻辑电平时输出所述相加结果数据。9.根据权利要求8所述的多重运算电路，其中，所述第二选择器的输出数据对应于所述第三输入数据；其中，所述第三选择器的输出数据对应于所述第四输入数据；以及其中，所述第四选择器的输出数据对应于所述第五输入数据。10.根据权利要求9所述的多重运算电路，其中，所述锁存电路与输入至所述锁存电路的时钟端的更新信号的逻辑电平转变同步，以锁存输入至所述锁存电路的所述输入端的所述第五输入数据，并经由所述锁存电路的输出端输出所述第五输入数据的锁存数据作为所述反馈数据。11.根据权利要求10所述的多重运算电路，还包括：第一输出线，通过所述第一输出线传送从所述加法器输出的所述相加结果数据，以提供第二结果数据；以及第二输出线，通过所述第二输出线传送从所述锁存电路输出的所述第五输入数据的所述锁存数据，以提供运算结果数据。12.根据权利要求11所述的多重运算电路，其中，在所述第一运算模式中，通过权重数据与向量数据的矩阵
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向量乘法计算来执行相乘和累加运算；其中，在所述第二运算模式下，通过所述权重数据与常数的矩阵
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标量乘法计算来执行逐元素乘法计算；其中，在所述第二运算模式下，通过第一矩阵与第二矩阵的矩阵加法计算来执行逐元素加法计算；以及其中，在所述第三运算模式下，通过将所述第一结果数据与所述锁存数据相加来执行累加计算。13.根据权利要求12所述的多重运算电路，其中，当所述第一选择信号和所述第二选择信号具有所述第二逻辑电平并且所述第三选择信号具有所述第一逻辑电平时，在所述第一运算模式下执行所述相乘和累加运算。14.根据权利要求12所述的多重运算电路，其中，当所述第一选择信号和所述第三选择信号具有所述第二逻辑电平并且所述第二选择信号被去激活时，在所述第二运算模式下执行所述逐元素乘法计算。15.根据权利要求12所述的多重运算电路，其中，当所述第二选择信号和所述第三选择信号具有所述第一逻辑电平并且所述第一选择信号被去激活时，在所述第二运算模式下执行所述逐元素加法计算。
16.根据权利要求12所述的多重运算电路，其中，当所述第一选择信号具有所述第一逻辑电平、所述第二选择信号具有所述第二逻辑电平...

【专利技术属性】
技术研发人员：宋清基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：