一种多比特乘累加全数字存内计算装置制造方法及图纸

本发明专利技术涉及一种多比特乘累加全数字存内计算装置。该装置包括：驱动模块、SRAM阵列、累加器和时钟控制模块；驱动模块与SRAM阵列连接；SRAM阵列与时钟控制模块连接；SRAM阵列与累加器连接，进而通过累加器基于SRAM阵列中存储的权重数据和输入数据确定时钟周期内的计算结果。可见，本发明专利技术通过采用驱动模块、SRAM阵列、累加器和时钟控制模块形成了数字电路，能够规避模拟电路的问题，进而实现计算的全精度。并且，本发明专利技术通过合理设置累加器，可以支持任意bit的输入，同时能够将全精度数据没有损失地送出到外部电路中，进而极大的解决了现有技术存在的模拟密集型电路易受外界干扰的问题。题。题。

【技术实现步骤摘要】
一种多比特乘累加全数字存内计算装置


[0001]本专利技术涉及电子器件
，特别是涉及一种多比特乘累加全数字存内计算装置。

技术介绍

[0002]在当下边缘计算的数据量迅猛增加的大背景下，原先的冯诺依曼架构中运算和数据分离的模式早已不适合当今时代，极易产生存储墙和功耗墙的问题。为了解决卷积神经网络的大数据量和大吞吐，存内计算架构应运而生。
[0003]当前主流的存内计算架构仍然为模拟密集型电路，这种电路结构易受外界干扰且精度问题较大。

技术实现思路

[0004]为解决现有技术存在的上述问题，本专利技术提供了一种多比特乘累加全数字存内计算装置。
[0005]为实现上述目的，本专利技术提供了如下方案：一种多比特乘累加全数字存内计算装置，包括：驱动模块、SRAM阵列、累加器和时钟控制模块；所述驱动模块与所述SRAM阵列连接；所述驱动模块用于为所述SRAM阵列提供字线激励和输入激励；所述SRAM阵列存储权重数据；所述驱动模块和所述累加器均与所述时钟控制模块连接；所述时钟控制模块用于控制所述SRAM阵列的时钟周期；所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多比特乘累加全数字存内计算装置，其特征在于，包括：驱动模块、SRAM阵列、累加器和时钟控制模块；所述驱动模块与所述SRAM阵列连接；所述驱动模块用于为所述SRAM阵列提供字线激励和输入激励；所述SRAM阵列存储权重数据；所述驱动模块和所述累加器均与所述时钟控制模块连接；所述时钟控制模块用于控制所述SRAM阵列的时钟周期；所述所述SRAM阵列与所述累加器连接；所述累加器用于基于所述SRAM阵列中存储的权重数据和输入数据确定时钟周期内的计算结果。2.根据权利要求1所述的多比特乘累加全数字存内计算装置，其特征在于，所述SRAM阵列包括：多个SRAM模块；每一所述SRAM模块均包括：加法树阵列和多个SRAM单元；多个所述SRAM单元均与所述加法树结构连接；所述加法树结构与所...

【专利技术属性】
技术研发人员：乔树山，曹景楠，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：