基于动态锁存比较器的多比特CMOS数模混合累加器制造技术

本发明专利技术提供一种基于动态锁存比较器的多比特CMOS数模混合累加器，采用N个相同的多输入改进型动态锁存比较器以及或门来实现2

【技术实现步骤摘要】
基于动态锁存比较器的多比特CMOS数模混合累加器


[0001]本专利技术属于累加器
，具体涉及一种基于动态锁存比较器的多比特CMOS数模混合累加器。

技术介绍

[0002]乘累加(Multiplication Accumulation，MAC)运算是机器学习运算中常用的一种运算方式，其中乘为两个二进制数相乘，累加为多个二进制数的累加。在存算一体运算中实现高运算能效至关重要，数模混合运算能获得相对纯数字运算更高的能效，因此很多累加电路用数模混合的方式实现。
[0003]电荷域累加是一种在存算一体电路中较常见的累加实现方式。如图8所示，累加电路有n个输入，每个输入对应1位二进制数，当开关S0导通开关S1断开时，每个电容的顶极板根据它对应的二进制数不积累或者积累电荷，输入为0时不积累电荷，输入为1积累电荷。当电容的电荷积累完成后，开关S0断开，开关S1导通，所有电容的顶极板被连接起来，并根据电顶极板电荷的多少形成一个介于0和电源电压之间的电压，此电压被ADC转换为数字码，以此实现了多个二进制数额累计运算。
[0004]图9示出的是动态锁存比较器(StrongARM Latch)，它比较两个输入电压V
in1
和V
in2
的大小并给出比较结果。当时钟CLK为0时，整个动态锁存比较器被重置，当CLK由0变为1后，M1和M2进行放电，放电的速度取决于V
in1
和V
in2
的大小；由于M1和M2的放电速度不同，M3和M4中有一根晶体管先发生导通，并由此引正反馈，将差分输出端的一端拉至0一端拉至1。
[0005]由于电路制造工艺的偏差，图8中每个电容的实际电容值大小并不等于设计值，因此会造成电荷累加后电容顶极板电压的偏差。除此之外，ADC也会因为制造工艺偏差、电源电压波动和温度变化而产生转换误差，由于此处ADC一般选用SAR ADC，故其中最主要的误差是失调误差和增益误差。失调误差由SAR ADC中比较器的失调引起，它导致ADC的实际输出和理想输出有一个固定的差值；增益误差由SAR ADC中的寄生电容所引起，它导致ADC的实际传输特性曲线和理想传输特性曲线存在一个线性误差。上述非理想因素会导致累加运算出错。

技术实现思路

[0006]本专利技术是为解决上述问题而进行的，目的在于提供一种能够避免制造工艺中的非理想因素造成的累加运算出错的数模混合累加器，本专利技术采用了如下技术方案：
[0007]本专利技术提供了一种基于动态锁存比较器的多比特CMOS数模混合累加器，其特征在于，包括：N个比较器，N≥2；以及N
‑
1个或非门，其中，所述比较器均为多输入改进型动态锁存比较器，具有两组输入晶体管M3<2
N
‑
1:0>和M4<2
N
‑
1:0>，每组包含有N个输入晶体管，所述比较器均具有输入节点DIP和DIN、时钟节点CLKC、输出节点COP和CON，所述输入节点DIP与所述输入晶体管M3<2
N
‑
1:0>相对应，所述输入节点DIN与所述输入晶体管M4<2
N
‑
1:0>相对应，均为2
N
位数字输入，N个所述输出节点COP作为累加结果，为N位数字输出，第一个所述比
<7:0>的一半。
[0012]专利技术作用与效果
[0013]根据本专利技术的基于动态锁存比较器的多比特CMOS数模混合累加器，采用了N(N为任意大于1的正整数)个相同的多输入改进型动态锁存比较器来实现2
N
位二进制输入、N位二进制输出的累加运算，其中多输入改进型动态锁存比较器包含有两组、2
N
对输入晶体管，因此能够实现两侧2
N
位数字信号的输入及累加，避免了ADC的使用，因此避免了ADC转换过程中的非理想性，从而大大减小了运算的误差，能够得到更为准确的累加结果。同时，由于累加过程中避免了数字信号
‑
模拟信号
‑
数字信号的转换过程，直接实现了数字信号
‑
数字信号的累加过程，提升了运算速度，并降低了运算的能耗，从而提升了运算的能效。
附图说明
[0014]图1是本专利技术实施例中的基于动态锁存比较器的多比特CMOS数模混合累加器的电路图；
[0015]图2是本专利技术实施例中多输入改进型动态锁存比较器在重置阶段的工作过程电路图；
[0016]图3是本专利技术实施例中多输入改进型动态锁存比较器在放大阶段的工作过程电路图；
[0017]图4是本专利技术实施例中多输入改进型动态锁存比较器在稳定阶段的工作过程电路图；
[0018]图5是本专利技术实施例中多输入改进型动态锁存比较器的工作过程时序图；
[0019]图6是本专利技术实施例中基于动态锁存比较器的多比特CMOS数模混合累加器逐次逼近过程的示意图；
[0020]图7是本专利技术实施例中基于动态锁存比较器的多比特CMOS数模混合累加器的工作过程时序图；
[0021]图8是现有技术中电荷域累加运算的电路图；
[0022]图9是现有技术中StrongARM动态锁存比较器的电路图。
具体实施方式
[0023]为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，以下结合实施例及附图对本专利技术的基于动态锁存比较器的多比特CMOS数模混合累加器作具体阐述。
[0024]<实施例>
[0025]图1是本实施例中基于动态锁存比较器的多比特CMOS数模混合累加器的电路结构图，其中，框B内示出的是多输入改进型动态锁存比较器的电路结构图。
[0026]如图1所示，本实施例的基于动态锁存比较器的多比特CMOS数模混合累加器A1(以下简称累加器A1)由3个相同的多输入改进型动态锁存比较器COMP1～COMP3(以下简称比较器COMP1等)以及2个与非门D1～D2组成。
[0027]每个比较器的电路结构如图1中框B内所示，均包括：晶体管M1和M2、定值电容C
T
、输入晶体管M3<7:0>、输入晶体管M4<7:0>、偏置晶体管M5和M6、晶体管M7～M
14
、同相缓冲器B1和
B2。其中，晶体管均为MOS管，输入晶体管均为PMOS管。
[0028]连接方式为：晶体管M1的源极连接至电源V
DD
，漏极连接至晶体管M2的源极，栅极连出作为时钟节点CLKC。定值电容C
T
连接在晶体管M1的源极和漏极之间。晶体管M2的栅极连出作为时钟节点CLKCN，CLKCN为CLKC的反相，晶体管M2的漏极分别连接至输入晶体管等。输入晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于动态锁存比较器的多比特CMOS数模混合累加器，其特征在于，包括：N个比较器，N≥2；以及N
‑
1个或非门，其中，所述比较器均为多输入改进型动态锁存比较器，具有两组输入晶体管M3<2
N
‑
1:0>和M4<2
N
‑
1:0>，每组包含有N个输入晶体管，所述比较器均具有输入节点DIP和DIN、时钟节点CLKC、输出节点COP和CON，所述输入节点DIP与所述输入晶体管M3<2
N
‑
1:0>相对应，所述输入节点DIN与所述输入晶体管M4<2
N
‑
1:0>相对应，均为2
N
位数字输入，N个所述输出节点COP作为累加结果，为N位数字输出，第一个所述比较器的时钟节点CLKC连接至时钟信号，第k个所述比较器的输出节点COP和CON分别连接至第k个所述或非门的两个输入端，第k个所述或非门的输出端连接至第k+1个所述比较器的时钟节点CLKC，1≤k≤N
‑
1。2.根据权利要求1所述的基于动态锁存比较器的多比特CMOS数模混合累加器，其特征在于：其中，N＝3，3个所述比较器分别为比较器COMP1、比较器COMP2、比较器COMP3，所述输入节点DIP包括输入节点DIP<7:0>，所述输入节点DIN包括输入节点DIN<7:0>，所述比较器COMP1的输入节点DIN<7:4>接0，输入节点DIN<3:2>接1，输入节点DIN<1>接1，所述比较器COMP1的输出节点CON还分别连接至所述比较器COMP2的输入节点DIN<7:4>以及所述比较器COMP3的输入节点DIN<7:4>，所述比较器COMP2的输入节点DIN<3:2>接0，输入节点DIN<1>接1，所述比较器COMP2的输出节点CON还连接至所述比较器COMP3的输入节点DIN<3:2>，所述比较器COMP3的输入节点DIN<1>接0。3.根据权利要求2所述的基于动态锁存比较器的多比特CMOS数模混合累加器，其特征在于：其中，所述多输入改进型动态锁存比较器还包括：晶体管M1、晶体管M2、定值电容C
T
、偏置晶体管M5、偏置晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M
10
、晶体管M
11
、晶体管M
12
、晶体管M
13
、晶体管M
14
、同相缓冲器B1、同相缓冲器B2，所述晶体管M1的源极连接至电源V
DD
，漏极连接至所述晶体管M2的源极，栅极作为时钟节点CLKC，所述晶体管M2的栅极作为时钟节点CLKCN，所述时钟节点CLKCN为所述时...

【专利技术属性】
技术研发人员：陈迟晓，李沛哲，林锋，
申请(专利权)人：复旦大学，
类型：发明
国别省市：