【技术实现步骤摘要】
定时序列生成电路
[0001]相关申请的交叉引用
[0002]本申请是2022年3月14日提交的法国专利申请号FR2202203的翻译并且要求其优先权益，该申请通过引用并入本文。
[0003]本公开通常涉及电子数字时间信号生成电路。
技术介绍
[0004]诸如存储器或计算器之类的许多类型的设备需要具有给定定时序列的数字信号来控制这些设备并且在特定时间执行的动作。具有几百皮秒量级的时间标度的这些定时序列的生成目前需要使用具有多个GHz的操作频率的微处理器。这些微处理器通常在高频下使用锁相环，这意味着使用先进的技术以及高制造成本和高功耗。另外，目前难以在不暗示显著的开发复杂性的情况下生成可调节的定时序列。
技术实现思路
[0005]一个实施例提供了一种定时序列生成电路，该定时序列生成电路包括：环形振荡器，包括串联耦合的多个逻辑门，每个逻辑门输出时钟信号，时钟信号在时间上相对于彼此被延迟；第一移位寄存器，包括时钟信号输入，该寄存器包括一个触发器或多个串联耦合的触发器，第一移位寄存器的时钟信号输入被耦...
【技术保护点】
【技术特征摘要】
1.一种定时序列生成电路，包括：环形振荡器，具有多个时钟信号输出，所述多个时钟信号输出被配置为提供在时间上相对于彼此延迟的时钟信号；第一移位寄存器，包括触发器，所述第一移位寄存器的触发器具有耦合到所述第一移位寄存器的时钟信号输入的时钟输入和耦合到所述第一移位寄存器的输出的输出；以及第一电路，被配置为：从所述时钟信号中选择一个时钟信号；以及将所选择的时钟信号传送到所述第一移位寄存器的时钟信号输入。2.根据权利要求1所述的电路，还包括被配置为选择所述触发器的输出的第二电路。3.根据权利要求1所述的电路，其中所述触发器是D型触发器。4.根据权利要求1所述的电路，还包括第二移位寄存器，所述第二移位寄存器包括触发器，所述第二移位寄存器的触发器具有耦合到所述第二移位寄存器的时钟信号输入的时钟输入和耦合到所述第二移位寄存器的输出的输出，其中所述第二移位寄存器的时钟信号输入被配置为接收从所述时钟信号中选择的另一选定时钟信号。5.根据权利要求4所述的电路，其中所述第二移位寄存器的触发器的数据输入被配置为：接收在所述第二移位寄存器的触发器的输出处的输出信号，或接收在所述第一移位寄存器的触发器的输出处的输出信号。6.根据权利要求1所述的电路，其中所述触发器的复位输入被耦合到所述第一移位寄存器的输出。7.根据权利要求6所述的电路，还包括：第二移位寄存器，包括多个触发器，所述第二移位寄存器的所述多个触发器包括耦合到所述第二移位寄存器的时钟信号输入的时钟输入和耦合到所述第二移位寄存器的输出的输出，其中所述第二移位寄存器的时钟信号输入被配置为接收从所述时钟信号中选择的另一选定时钟信号；以及多路复用器，具有耦合到所述第二移位寄存器的所述多个触发器中的第一触发器的数据输入的输出，所述多路复用器被配置为从对应于高电平的信号或所述第二移位寄存器的所述多个触发器中的第二触发器中的输出信号中选择一个信号。8.根据权利要求1所述的电路，还包括第二移位寄存器，所述第二移位寄存器包括多个触发器，其中：从所述时钟信号中选择的第一时钟信号被配置为耦合到所述第二移位寄存器的所述多个触发器中的第一触发器的时钟输入；从所述时钟信号中选择的第二时钟信号被配置为耦合到所述第二移位寄存器的所述多个触发器中的第二触发器的时钟输入；所述第二时钟信号不同于所述第一时钟信号；并且所述第一触发器不同于所述第二触发器。9.根据权利要求1所述的电路，其中所述第一移位寄存器还包括：第一选择电路，具有耦合到所述第一移位寄存器的触发器的输出的第一输入和耦合到电源轨的第二输入，所述第一选择电路被配置为将所述第一输入和所述第二输入中的所选择的输入耦合到所述第一移位寄存器的第二触发器的输入；以及
第二选择电路，具有耦合到所述第一移位寄存器的所述第二触发器的输出的第三输入和耦合到所述电源轨的第四输入，所述第二选择电路被配置为将所述第三输入和所述第四输入中的所选择的输入耦合到所述第一移位寄存器的第三触发器的输入。10.根据权利要求1所述的电路，其中所述环形振荡器包括奇数数...
【专利技术属性】
技术研发人员：T，
申请(专利权)人：意法半导体ALPS有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。