电子设备及其制造方法技术

提供一种包括半导体存储器的电子设备及其制造方法。半导体存储器包括：衬底，该衬底包括单元区域和外围电路区域，单元区域包括第一单元区域和第二单元区域，第一单元区域被设置成比第二单元区域更靠近外围电路区域；第二线，这些第二线设置在第一线之上且在与第一方向交叉的第二方向上延伸；存储单元，这些存储单元位于在单元区域中的第一线与第二线之间的交叉区域处；第一绝缘层，该第一绝缘层位于在第一单元区域中的第一线之间、第二线之间、或者第一线之间和第二线之间二者；以及第二绝缘层，该第二绝缘层位于在第二单元区域中的第一线之间和第二线之间，其中，第一绝缘层的介电常数小于第二绝缘层的介电常数。电常数小于第二绝缘层的介电常数。电常数小于第二绝缘层的介电常数。

【技术实现步骤摘要】
电子设备及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2021年5月21日提交的申请号为10
‑
2021
‑
0065415的韩国专利申请的优先权，其通过引用整体合并于此。


[0003]本专利文件涉及存储电路(memory circuit)或存储器件及它们在电子设备或电子系统中的应用。

技术介绍

[0004]近来，随着电器用品趋向于小型化、低功耗、高性能、多功能等，在本领域中需要能够在诸如计算机、便携式通信设备等的各种电器用品中储存信息的半导体器件，并且已经对半导体器件进行了研究。这种半导体器件可以利用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。

技术实现思路

[0005]本专利文件中所公开的技术包括能够改善半导体存储器的操作特性并且简化工艺的电子设备的各种实施例。
[0006]在一个实施例中，一种电子设备包括半导体存储器，该半导体存储器包括：衬底，该衬底包括单元区域和外围电路区域，该单元区域包括第一单元区域和第二单元区域，该第一单元区域被设置成比第二单元区域更靠近外围电路区域；多个第一线，所述多个第一线被设置在衬底之上且各自在第一方向上延伸；多个第二线，所述多个第二线被设置在第一线之上且各自在与第一方向交叉的第二方向上延伸；多个存储单元，所述多个存储单元位于在单元区域中的第一线与第二线之间的交叉区域处；第一绝缘层，该第一绝缘层位于在第一单元区域中的多个第一线之间、多个第二线之间、或者多个第一线之间和多个第二线之间二者；以及第二绝缘层，该第二绝缘层位于在第二单元区域中的多个第一线之间和多个第二线之间，其中，第一绝缘层的介电常数小于第二绝缘层的介电常数。
[0007]在另一个实施例中，一种电子设备包括半导体存储器，该半导体存储器包括：衬底，该衬底包括单元区域和外围电路区域，该单元区域包括第一单元区域和第二单元区域，该第一单元区域被设置成比第二单元区域更靠近外围电路区域；多个第一线，所述多个第一线被设置在衬底之上且各自在第一方向上延伸；多个第二线，所述多个第二线被设置在第一线之上且各自在与第一方向交叉的第二方向上延伸；多个存储单元，所述多个存储单元位于在单元区域中的第一线与第二线之间的交叉区域处；第一绝缘层，该第一绝缘层位于在第一单元区域中的多个第一线之间、多个第二线之间、或者多个第一线之间和多个第二线之间二者；以及第二绝缘层，该第二绝缘层位于在第二单元区域中的多个第一线之间和多个第二线之间，其中，当第一绝缘层位于多个第一线之间时，第一电容小于第二电容，
所述第一电容由第一单元区域中的多个第一线的第一相邻部分和第一绝缘层的第一部分生成，所述第二电容由第二单元区域中的多个第一线的第二相邻部分和第二绝缘层的第一部分生成，并且，当第一绝缘层位于多个第二线之间时，第三电容小于第四电容，所述第三电容由第一单元区域中的多个第二线的第一相邻部分和第一绝缘层的第二部分生成，所述第四电容由第二单元区域中的多个第二线的第二相邻部分和第二绝缘层的第二部分生成。
[0008]在一个实施例中，一种用于制造包括半导体存储器的电子设备的方法，该方法包括：提供包括外围电路区域和单元区域的衬底，其中，单元区域包括第一单元区域和第二单元区域，第一单元区域被设置成比第二单元区域更靠近外围电路区域；在衬底之上形成多个叠置结构(stacked structure)，多个叠置结构各自在第一方向上延伸，叠置结构中的每个叠置结构包括第一线和被设置在第一线之上的初始存储单元；形成填充在叠置结构之间的第一绝缘材料层；用具有比第一绝缘材料层的介电常数低的介电常数的第二绝缘材料层代替第一单元区域中的第一绝缘材料层的一个部分或更多个部分；在叠置结构、第一绝缘材料层以及第二绝缘材料层之上形成多个第二线，多个第二线各自在第二方向上延伸；以及通过对由第二线暴露的初始存储单元进行刻蚀来形成多个存储单元。
[0009]在一个实施例中，一种用于制造包括半导体存储器的电子设备的方法，该方法包括：提供包括外围电路区域和单元区域的衬底，其中，单元区域包括第一单元区域和第二单元区域，第一单元区域被设置成比第二单元区域更靠近外围电路区域；在衬底之上形成多个叠置结构，多个叠置结构各自在第一方向上延伸，叠置结构中的每个叠置结构包括第一线和被设置在第一线之上的初始存储单元；形成填充在叠置结构之间的第一绝缘材料层；在叠置结构和第一绝缘材料层之上形成多个第二线，多个第二线各自在第二方向上延伸；通过对由第二线暴露的初始存储单元进行刻蚀来形成多个存储单元；形成第三绝缘材料层，第三绝缘材料层填充在第一方向上的第二线之间以及存储单元之间；以及用具有比第三绝缘材料层的介电常数低的介电常数的第四绝缘材料层代替第一单元区域中的第三绝缘材料层的一个部分或更多个部分。
附图说明
[0010]图1是示出根据本公开的一个实施例的存储器件的平面图。
[0011]图2A是沿图1的线A
‑
A
′
截取的截面图。图2B是沿图1的线B
‑
B
′
截取的截面图。
[0012]图3A是示出由线和其间的绝缘材料生成的电容根据绝缘材料的介电常数而改变的视图。
[0013]图3B是示出根据由线和其间的绝缘材料生成的电容而供应给存储单元的电流的视图。
[0014]图3C是示出根据由线和其间的绝缘材料生成的电容的故障单元比特位(fail cell bit)的视图。
[0015]图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是示出用于制造图1、图2A和图2B的存储器件的方法的示例的截面图。
[0016]图12A、12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B是示出根据本公开的另一个实施例的存储器件及其制造方法的截面图。
[0017]图18A和图18B是示出根据本公开的另一个实施例的存储器件及其制造方法的截
面图。
[0018]图19A和图19B是示出根据本公开的另一个实施例的存储器件的截面图。
[0019]图20是基于所公开的技术实现存储电路系统(memory circuitry)的微处理器的配置图的示例。
[0020]图21是基于所公开的技术实现存储电路系统的处理器的配置图的示例。
[0021]图22是基于所公开的技术实现存储电路系统的系统的配置图的示例。
[0022]图23是基于所公开的技术实现存储电路系统的存储系统的配置图的示例。
具体实施方式
[0023]在下文中，将参考附图详细描述本公开的各种实施例。
[0024]附图不一定按比例绘制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包括半导体存储器的电子设备，所述半导体存储器包括：衬底，所述衬底包括单元区域和外围电路区域，所述单元区域包括第一单元区域和第二单元区域，所述第一单元区域被设置成比所述第二单元区域更靠近所述外围电路区域；多个第一线，所述多个第一线被设置在所述衬底之上且各自在第一方向上延伸；多个第二线，所述多个第二线被设置在所述第一线之上且各自在与所述第一方向交叉的第二方向上延伸；多个存储单元，所述多个存储单元位于在所述单元区域中的所述第一线与所述第二线之间的交叉区域处；第一绝缘层，所述第一绝缘层位于在所述第一单元区域中的所述多个第一线之间、所述多个第二线之间、或者所述多个第一线之间和所述多个第二线之间二者；以及第二绝缘层，所述第二绝缘层位于在所述第二单元区域中的所述多个第一线之间和所述多个第二线之间，其中，所述第一绝缘层的介电常数小于所述第二绝缘层的介电常数。2.根据权利要求1所述的电子设备，其中，所述第二绝缘层包括氧化硅，以及其中，所述第一绝缘层包括具有比所述氧化硅的介电常数低的介电常数的绝缘材料。3.根据权利要求1所述的电子设备，其中，构成所述第一绝缘层的元素与构成所述第二绝缘层的元素相同。4.根据权利要求1所述的电子设备，其中，所述存储单元包括：在所述第一单元区域中的第一多个存储单元和在所述第二单元区域中的第二多个存储单元，并且所述第一绝缘层还位于在所述第一单元区域中的所述第一多个存储单元之间。5.根据权利要求1所述的电子设备，其中，所述存储单元包括：在所述第一单元区域中的第一多个存储单元和在所述第二单元区域中的第二多个存储单元，并且所述第二绝缘层还位于在所述第二单元区域中的所述第二多个存储单元之间。6.根据权利要求1所述的电子设备，其中，所述第一绝缘层位于在所述第一单元区域中的所述多个第一线之间，以及其中，所述第二绝缘层还位于在所述第一单元区域中的所述多个第二线之间。7.根据权利要求6所述的电子设备，其中，所述存储单元包括：在所述第一单元区域中的第一多个存储单元和第二多个存储单元，所述第一多个存储单元和所述第二多个存储单元分别布置在所述第一方向和所述第二方向上，其中，所述第一绝缘层在所述第二方向上进一步位于在所述第一单元区域中的所述第二多个存储单元之间，以及其中，所述第二绝缘层在所述第一方向上进一步位于在所述第一单元区域中的所述第一多个存储单元之间。8.根据权利要求1所述的电子设备，其中，所述第一绝缘层位于在所述第一单元区域中的所述多个第二线之间，以及其中，所述第二绝缘层进一步位于在所述第一单元区域中的所述多个第一线之间。9.根据权利要求8所述的电子设备，其中，所述存储单元包括：在所述第一单元区域中的第一多个存储单元和第二多个存储单元，所述第一多个存储单元和所述第二多个存储单元分别布置在所述第一方向和所述第二方向上，
其中，所述第一绝缘层在所述第一方向上进一步位于在所述第一单元区域中的所述第一多个存储单元之间，以及其中，所述第二绝缘层在所述第二方向上进一步位于在所述第一单元区域中的所述第二多个存储单元之间。10.根据权利要求1所述的电子设备，其中，所述存储单元包括：在所述第一单元区域中的第一多个存储单元和在所述第二单元区域中的第二多个存储单元，以及其中，供应给在所述第一单元区域中的所述第一多个存储单元的电流量小于供应给在所述第二单元区域中的所述第二多个存储单元的电流量。11.根据权利要求1所述的电子设备，进一步包括微处理器，所述微处理器包括：控制单元，所述控制单元被配置成从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、解码或者控制所述微处理器的信号的输入或输出；运算单元，所述运算单元被配置成基于所述控制单元对所述命令进行解码的结果来执行运算；以及存储单元，所述存储单元被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或对其执行所述运算的数据的地址，其中，所述半导体存储器是所述微处理器中的所述存储单元的一部分。12.根据权利要求1所述的电子设备，进一步包括处理器，所述处理器包括：核心单元，所述核心单元被配置成基于从所述处理器的外部输入的命令来通过使用数据执行与所述命令相对应的运算；高速缓冲存储单元，所述高速缓冲存储单元被配置成储存用于执行所述运算的数据、与执行所述运算的结果相对应的数据、或对其执行所述运算的数据的地址；以及总线接口，所述总线接口连接在所述核心单元与所述高速缓冲存储单元之间，并且被配置成在所述核心单元与所述高速缓冲存储单元之间传输数据，其中，所述半导体存储器是所述处理器中的所述高速缓冲存储单元的一部分。13.根据权利要求1所述的电子设备，进一步包括处理系统，所述处理系统包括：处理器，所述处理器被配置成对由所述处理器接收的命令进行解码以及基于对所述命令进行解码的结果来控制针对信息的操作；辅助存储器件，所述辅助存储器件被配置成储存用于对所述命令进行解码的程序和所述信息；主要存储器件，所述主要存储器件被配置成调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器能够在运行所述程序时使用所述程序和所述信息来执行所述操作；以及接口设备，所述接口设备被配置成在所述处理器、所述辅助存储器件和所述主要存储器件中的至少一者与外部之间执行通信，其中，所述半导体存储器是所述处理系统中的所述辅助存储器件或所述主要存储器件的一部分。14.根据权利要求1所述的电子设备，进一步包括存储系统，所述存储系统包括：存储器，所述存储器被配置成储存数据并保存所储存的数据而不管电源供应如何；存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制向所述存储
器输入数据和从所述存储器输出数据；缓冲存储器，所述缓冲存储器被配置成对在所述存储器与所述外部之间交换的数据进行缓冲；以及接口，所述接口被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一者与所述外部之间的通信，其中，所述半导体存储器是所述存储系统中的所述存储器或所述缓冲存储器的一部分...

【专利技术属性】
技术研发人员：金晃衍，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：