忆阻器单元与CMOS电路的后端集成结构及其制备方法技术

本发明专利技术公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，属于微电子器件工艺与集成电路技术领域；其中，忆阻器单元通过第三金属互连结构和第二绝缘层内的金属通孔与CMOS电路和外部电路实现电学互连，使得金属互连线的尺寸与忆阻器的尺寸不会相互制约，能够提高忆阻器的集成密度；金属互连结构包括互连沟槽、以及与互连沟槽贯通相连的通孔，采用双大马士革工艺制备得到；金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，可以实现更小的线宽，使得互连线的尺寸以及通孔的尺寸都较小，进而大大减小了忆阻器的尺寸，实现了更高的集成密度，同时也实现了忆阻器与CMOS电路的集成互连且不会对忆阻器的性能造成影响。性能造成影响。性能造成影响。

【技术实现步骤摘要】
忆阻器单元与CMOS电路的后端集成结构及其制备方法


[0001]本专利技术属于微电子器件工艺与集成电路
，更具体地，涉及一种忆阻器单元与CMOS电路的后端集成结构及其制备方法。

技术介绍

[0002]随着物联网和大数据时代的到来，人类社会所产生的数据量呈几何式增长，对信息的处理、传输、存储提出了更高的要求。然而，随着CMOS器件尺寸微缩至3～5nm工艺节点，摩尔定律驱动的尺寸微缩即将失效，传统计算机存算分离导致的冯
·
诺依曼瓶颈，Flash与DRAM之间的速度差距导致的存储墙等问题严重限制了信息技术的发展。因此，发展新型的Beyond CMOS器件、存储与计算融合的新型计算架构、高速大容量的新型存储技术成为突破的关键。
[0003]近年来，新型非易失存储器因其功耗低、速度快、集成度高以及非易失性等优势得到了研究人员的广泛关注，被认为是未来存储技术发展的器件基础，并且逐步开展商业应用研究。而基于此类存储器所发展的神经形态计算和存内计算方案，也被认为是取代冯
·
诺伊曼架构的方案之一。
[0004]其中，忆阻器的阻值会根据外加电场而发生改变，并且在撤去电场后仍然保持阻值状态，从而实现非易失的信息存储功能。经研究，忆阻器作为一个二端器件所具有的非易失信息存储功能，使得其可以实现高密度信息存储应用。此外，部分忆阻器具有电导连续可调的特性，使得其也可以作为突触器件应用于类脑神经形态计算。忆阻器在单个器件中实现了存储与计算的融合，使得其成为构建非冯
·
诺依曼计算体系架构的基础器件之一。
[0005]目前基于导电细丝理论的忆阻器具有结构简单、功耗低、读写速度快等优势，使其成为最具潜力的存储技术之一。然而，忆阻器在阵列集成过程中存在置位电压过冲和旁路泄露电流的问题，因此目前忆阻器通常与场效应晶体管(MOSFET)串联形成1T1R结构来避免这一问题。如何将忆阻器与晶体管实现标准CMOS工艺下的集成并且将1T1R结构忆阻器与CMOS外围电路进行互连是目前忆阻器集成中面临的问题。为了解决上述问题，专利CN114203756A提供了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，该结构适用于Al工艺互连，在0.18μm及之前的CMOS工艺节点均适用Al互连技术。然而由于电迁徙而导致的失效问题使得Al互连技术存在严重的可靠性问题，为了避免大电流密度下Al互连线的断裂，在版图设计中需要注意Al金属线宽不能太窄，这严重影响了芯片的集成密度，集成密度较低。

技术实现思路

[0006]针对现有技术的以上缺陷或改进需求，本专利技术提供了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，用以解决现有技术集成密度较低的技术问题。
[0007]为了实现上述目的，第一方面，本专利技术提供了一种忆阻器单元与CMOS电路的后端集成结构，包括：
[0008]第一绝缘层，以及位于第一绝缘层内部、用于与CMOS电路相连的第一金属互连结构和第二金属互连结构；
[0009]沉积于第一绝缘层之上的第二绝缘层，位于第二绝缘层内部、且与第二金属互连结构相连的金属通孔，以及位于第二绝缘层之上、且通过第二绝缘层内的金属通孔与第二金属互连结构相连的忆阻器单元；其中，第二绝缘层内的金属通孔内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，且第二绝缘层内的金属通孔的上表面面积小于或等于忆阻器单元的下表面面积；
[0010]沉积在第二绝缘层与忆阻器单元上方的第三绝缘层，沉积于第三绝缘层之上的第四绝缘层，以及设置于忆阻器单元的上方、且贯穿第三绝缘层和第四绝缘层的第三金属互连结构；其中，第三金属互连结构的下表面与忆阻器单元的上表面直接相连，且第三金属互连结构的下表面面积小于或等于忆阻器单元的上表面面积；
[0011]贯穿第二绝缘层、第三绝缘层和第四绝缘层、且与第一金属互连结构相连的第四金属互连结构；
[0012]其中，上述金属互连结构包括：互连沟槽、以及位于互连沟槽下方且与互连沟槽贯通相连的通孔；金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu。
[0013]进一步优选地，金属互连结构中的通孔为1个或多个。
[0014]进一步优选地，各相邻两层绝缘层之间均设置有介质阻挡层，且第二绝缘层和第三绝缘层之间的介质阻挡层覆盖忆阻器单元的上表面。
[0015]进一步优选地，粘附层金属包括Ta或Ti；扩散阻挡层材料包括TaN。
[0016]进一步优选地，忆阻器单元包括：从下至上依次分布的下电极、功能层、上电极和覆盖电极；其中，覆盖电极为刻蚀停止层，其刻蚀速率小于第三绝缘层的刻蚀速率，用于保护忆阻器单元。
[0017]第二方面，本专利技术提供了一种忆阻器单元与CMOS电路的后端集成结构的制备方法，包括以下步骤：
[0018]S1、在传统CMOS电路层的上方制备得到第一绝缘层后，通过双大马士革工艺在第一绝缘层内部制备与CMOS电路层相连的第一金属互连结构和第二金属互连结构，具体包括：先通过光刻和刻蚀形成第一金属互连结构和第二金属互连结构的沟槽，再依次填充粘附层金属、扩散阻挡层和填充金属Cu；
[0019]S2、在第一绝缘层之上沉积第二绝缘层，在第二绝缘层内制备与第二金属互连结构相连的金属通孔，并在金属通孔中依次填充粘附层金属、扩散阻挡层和填充金属Cu；
[0020]S3、在金属通孔的上表面制备忆阻器单元，并通过光刻和刻蚀工艺将忆阻器单元图形化，且保证忆阻器单元的下表面面积大于等于或等于第二绝缘层内的金属通孔的上表面面积；
[0021]S4、在第二绝缘层与忆阻器单元上方依次沉积第三绝缘层和第四绝缘层，通过双大马士革工艺在忆阻器单元的上方制备贯穿第三绝缘层和第四绝缘层的第三金属互连结构，同时在第一金属互连结构上方制备贯穿第二绝缘层、第三绝缘层和第四绝缘层的第四金属互连结构，具体包括：先通过光刻和刻蚀形成第三金属互连结构和第四金属互连结构的沟槽，再依次填充粘附层金属、扩散阻挡层和填充金属Cu，从而得到所述后端集成结构；
[0022]其中，上述金属互连结构包括：互连沟槽、以及位于互连沟槽下方且与互连沟槽贯
通相连的通孔；第三金属互连结构的下表面与忆阻器单元的上表面直接相连，且第三金属互连结构的下表面面积小于或等于忆阻器单元的上表面面积。
[0023]进一步优选地，在制备第二绝缘层、第三绝缘层、第四绝缘层之前均先制备一层介质阻挡层，使得各相邻两层绝缘层之间均设置有介质阻挡层，且第二绝缘层和第三绝缘层之间的介质阻挡层覆盖忆阻器单元的上表面。
[0024]进一步优选地，忆阻器单元包括：从下至上依次分布的下电极、功能层、上电极和覆盖电极；其中，覆盖电极作为刻蚀停止层，其刻蚀速率小于第三绝缘层的刻蚀速率，用于保护忆阻器单元。
[0025]第三方面，本专利技术提供了一种忆阻器单元与CMOS电路的后端集成结构，采用本专利技术第二方面所提供的后端集成结构的制备方法制备得到。
[0026]总体而言，通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种忆阻器单元与CMOS电路的后端集成结构，其特征在于，包括：第一绝缘层，以及位于所述第一绝缘层内部、用于与CMOS电路相连的第一金属互连结构和第二金属互连结构；沉积于所述第一绝缘层之上的第二绝缘层，位于所述第二绝缘层内部、且与所述第二金属互连结构相连的金属通孔，以及位于所述第二绝缘层之上、且通过所述第二绝缘层内的金属通孔与所述第二金属互连结构相连的忆阻器单元；所述第二绝缘层内的金属通孔内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，且所述第二绝缘层内的金属通孔的上表面面积小于或等于所述忆阻器单元的下表面面积；沉积在所述第二绝缘层与所述忆阻器单元上方的第三绝缘层，沉积于所述第三绝缘层之上的第四绝缘层，以及设置于所述忆阻器单元的上方、且贯穿所述第三绝缘层和所述第四绝缘层的第三金属互连结构；所述第三金属互连结构的下表面与所述忆阻器单元的上表面直接相连，且所述第三金属互连结构的下表面面积小于或等于所述忆阻器单元的上表面面积；贯穿所述第二绝缘层、所述第三绝缘层和所述第四绝缘层、且与所述第一金属互连结构相连的第四金属互连结构；其中，所述金属互连结构包括：互连沟槽、以及位于互连沟槽下方且与所述互连沟槽贯通相连的通孔；所述金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu。2.根据权利要求1所述的忆阻器单元与CMOS电路的后端集成结构，其特征在于，所述金属互连结构中的通孔为1个或多个。3.根据权利要求1所述的忆阻器单元与CMOS电路的后端集成结构，其特征在于，各相邻两层绝缘层之间均设置有介质阻挡层，且所述第二绝缘层和所述第三绝缘层之间的介质阻挡层覆盖所述忆阻器单元的上表面。4.根据权利要求1所述的忆阻器单元与CMOS电路的后端集成结构，其特征在于，所述粘附层金属包括Ta或Ti；所述扩散阻挡层材料包括TaN。5.根据权利要求1
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4任意一项所述的忆阻器单元与CMOS电路的后端集成结构，其特征在于，所述忆阻器单元包括：从下至上依次分布的下电极、功能层、上电极和覆盖电极；其中，所述覆盖电极为刻蚀停止层，其刻蚀速率小于所述第三绝缘层的刻蚀速率，用于保护所述忆阻器单元。6.一种忆阻器单元与CMOS电路的后端集成结构的制备方法，其特征在于，包括以下步骤：S1、在传统CMOS电路层的上方制备得到第一绝缘层后...

【专利技术属性】
技术研发人员：王兴晟，黄梦华，王成旭，阳帆，缪向水，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：