一种SONOS栅端控制电压产生电路制造技术

本发明专利技术提供一种SONOS栅端控制电压产生电路，包括：三个电阻、一PMOS晶体管和九个NMOS晶体管；P0的源极接地GND，漏极与N0的漏极相连接，栅极输入信号PRGB_CTRLU；R2、R1、R0串联连接在VREF与VNEG之间；N0的栅极连接在电阻R2和R1之间，接分压电压VNG，源极输出SONOS栅端控制电压VNEGU；N8与N2串联，N8的漏极与N0的源极相连接，栅极输入信号PRG_PGB_B；N1、N2、N3、N4、N5的源极与VNEG端相连接；N2、N4、N1组成镜像结构，三者共栅共源，N1的漏极连接N2的栅极；N7、N6和N4依次串联连接，N7的漏极与N0的源极相连接，栅极输入信号PRG_PGB；N6的漏极与栅极短接；N5的漏极与N0的源极相连接，栅极输入信号PRGB_HV；N1和N3的漏极经电流源接电源信号VDDI，栅极输入信号PEBCTRL。本发明专利技术能够有效减小VNEGU的电压跳变。小VNEGU的电压跳变。小VNEGU的电压跳变。

【技术实现步骤摘要】
一种SONOS栅端控制电压产生电路


[0001]本专利技术涉及电子
，具体涉及一种SONOS栅端控制电压产生电路。

技术介绍

[0002]NVM(非易失性存储器)FLASH(闪存)在高压编程操作时，会对不操作行有一种擦除类型的干扰，这种干扰现象会影响FLASH的可靠性。
[0003]为提升FLASH的可靠性，在高压编程操作时，需要将非选中行单元的WLS(栅端)端电位，由VNEG(负高压)升高到VNEGU，该VNEGU是高于VNEG的负高压，以降低非选中单元(cell)栅端与漏端的电压差，从而减轻干扰。同时，VNEGU不能降太多，防止VNEG和VNEGU的压差，造成该非选中行单元的写干扰(program disturb)。
[0004]现有的VNEGU电压产生电路(即现有的SONOS栅端控制电压产生电路)，如图1所示，在非编程状态时，信号PE_PRG_PG_B＝VDDI，PMOS晶体管P0关闭，NMOS晶体管N3开启，VNEGU＝VNEG。在进入编程状态时，PE＝1，PUMP启动，但是VNEG电压未到
‑
4.3V，也即，VNEG未建立好，PUMPGOOD＝0，PEBCTRL＝VNEG，PE_PRG_PG_B＝VDDI，VNEGU＝VNEG，直到
‑
4.3V；PE＝1，VNEGU＝VNEG＝
‑
4.3V，VNEG电压建立好，PUMPGOOD＝1，使得PE_PRG_PG_B＝VNEG，PMOS晶体管P0开启，NMOS晶体管N3关闭。VNEGU的电位由PMOS晶体管P0，NMOS晶体管N0，NMOS晶体管N2支路确定。NMOS晶体管N2的下拉电流由NMOS晶体管N1镜像而来。VNG电位从VNEG反馈控制的电阻支路中抽取而来，可以做调整，它决定了VNEGU的电压。如图3中第一栏所示的仿真结果图，VNEGU从
‑
4.3V跳变到
‑
3.0V，跳变幅度较大，而且VNEGU跟VNEG会有较大的耦合电容，可能触发一些未知的问题，如写干扰等。

技术实现思路

[0005]为了解决上述现有技术存在的问题，本专利技术提供一种SONOS栅端控制电压产生电路，用以解决非选中行单元编程操作时VNEGU电压跳变大的问题。
[0006]本专利技术提供一种SONOS栅端控制电压产生电路，包括：电阻R2、R1、R0，一PMOS晶体管P0以及NMOS晶体管N0、N1、N2、N3、N4、N5、N6、N7、N8；
[0007]P0的源极接地GND，漏极与N0的漏极相连接，栅极输入信号PRGB_CTRLU；
[0008]R2、R1、R0串联连接在基准电压VREF与负高压VNEG之间；N0的栅极连接在电阻R2和R1之间，N0的栅极输入分压电压VNG，N0的源极输出SONOS栅端控制电压VNEGU，该VNEGU是高于VNEG的负高压；
[0009]N8与N2串联，N8的漏极与N0的源极相连接，栅极输入信号PRG_PGB_B；
[0010]N1、N2、N3、N4、N5的源极与负高压VNEG端相连接；N2、N4、N1组成镜像结构，三者共栅共源，N1的漏极连接N2的栅极；
[0011]N7、N6和N4依次串联连接，N7的漏极与N0的源极相连接，栅极输入信号PRG_PGB；N6的漏极与栅极短接；
[0012]N5的漏极与N0的源极相连接，栅极输入信号PRGB_HV；N1和N3的漏极经电流源接电
源信号VDDI，N3的栅极输入信号PEBCTRL。
[0013]优选地，所述信号PRGB_CTRLU为PUMPGOOD、PE、PROG三者的与非运算与所述负高压VNEG经过电平转换器的电压值；所述信号PEBCTRL为PE经过反相器的结果和所述负高压VNEG经过电平转换器的电压值；所述信号PRGB_HV为PE和PROG的与非运算与所述负高压VNEG经过电平转换器的电压值；所述信号PRG_PGB_B和信号PRG_PGB为PUMPGOOD经过反相器的结果、PE、PROG三者的与非运算与所述负高压VNEG经过电平转换器的电压值，其中，PUMPGOOD为表征VNEG建立好的信号，PE为电荷泵的使能信号，PROG为高压编程操作信号。
[0014]优选地，在进行编程操作但VNEG未建立好之前，PE＝1，PUMPGOOD＝0，PRGB_HV＝VNEG，PRGB_CTRLU＝VDDI，P0和N5不导通，PRG_PGB＝VDDI，PRG_PGB_B＝VNEG，N7导通，N8不导通，PEBCTRL＝VNEG，电流源电流I1镜像到N4支路，VNEGU由N4、N6和N7确定，所述VNEGU和所述VNEG间有压差。
[0015]优选地，在进行编程操作且VNEG电压建立好之后，PE＝1，PUMPGOOD＝1，PRG_PGB＝VNEG，PRG_PGB_B＝VDDI，PRGB_CTRLU＝VNEG，P0、N0、N8和N2支路开启，VNEGU由VNG电位控制。
[0016]优选地，在不进行编程操作时，PRGB_HV＝VDDI，PRGB_CTRLU＝VDDI，P0不导通，N5导通，VNEGU＝VNEG。
[0017]本专利技术的SONOS栅端控制电压产生电路，由于在VNEG建立好前，VNEGU和VNEG存在压差，在VNEG建立好后，决定VNEGU电压值的支路由N4、N6和N7支路，切换到P0、N0、N8和N2支路时，VNEGU的电压跳变就会较小。
附图说明
[0018]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：
[0019]图1显示为一种现有的VNEGU电压产生电路的示意图；
[0020]图2显示为本专利技术实施例的SONOS栅端控制电压产生电路的示意图；
[0021]图3显示为图1所示电路与本专利技术实施例所示电路的仿真结果对比图。
具体实施方式
[0022]以下基于实施例对本专利技术进行描述，但是本专利技术并不仅仅限于这些实施例。在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。为了避免混淆本专利技术的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
[0023]此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
[0024]除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
[0025]在本专利技术的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0026]图2显示为本专利技术实施例的SONOS栅端控制电压产生电路的电路结构示意图。如图2所示，包括三个电阻、一PMOS晶体管和九个NMO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SONOS栅端控制电压产生电路，其特征在于，包括：电阻R2、R1、R0，一PMOS晶体管P0以及NMOS晶体管N0、N1、N2、N3、N4、N5、N6、N7、N8；P0的源极接地GND，漏极与N0的漏极相连接，栅极输入信号PRGB_CTRLU；R2、R1、R0串联连接在基准电压VREF与负高压VNEG之间；N0的栅极连接在电阻R2和R1之间，N0的栅极输入分压电压VNG，N0的源极输出SONOS栅端控制电压VNEGU，该VNEGU是高于VNEG的负高压；N8与N2串联，N8的漏极与N0的源极相连接，栅极输入信号PRG_PGB_B；N1、N2、N3、N4、N5的源极与负高压VNEG端相连接；N2、N4、N1组成镜像结构，三者共栅共源，N1的漏极连接N2的栅极；N7、N6和N4依次串联连接，N7的漏极与N0的源极相连接，栅极输入信号PRG_PGB；N6的漏极与栅极短接；N5的漏极与N0的源极相连接，栅极输入信号PRGB_HV；N1和N3的漏极经电流源接电源信号VDDI，N3的栅极输入信号PEBCTRL。2.根据权利要求1所述的SONOS栅端控制电压产生电路，其特征在于，所述信号PRGB_CTRLU为PUMPGOOD、PE、PROG三者的与非运算与所述负高压VNEG经过电平转换器的电压值；所述信号PEBCTRL为PE经过反相器的结果和所述负高压VNEG经过电平转换器的电压值；所述信号PRGB_HV为PE和PROG...

【专利技术属性】
技术研发人员：傅俊亮，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：