一种无电容动态随机存储器及其制备方法技术

本发明专利技术涉及一种无电容动态随机存储器，其采用双晶体管垂直堆叠技术与非易失性存储结构相结合，实现无电容动态随机存储器。其中，采用双晶体管垂直堆叠技术替代同一平面铺展技术，节约了单元面积，有利于提高电路的集成密度；在读晶体管中采用铁电材料或氧化硅/氮化硅/氧化硅作为栅介质实现存储信息的保持时间。本发明专利技术还涉及所述无电容动态随机存储器的制备方法。制备方法。制备方法。

【技术实现步骤摘要】
一种无电容动态随机存储器及其制备方法


[0001]本专利技术涉及半导体存储器
，具体涉及一种无电容动态随机存储器及其制备方法。

技术介绍

[0002]传统的动态随机存储器(Dynamic Random Access Memory，DRAM)采用1个晶体管
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1个电容器(1T
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1C)的结构作为芯片的存储单元，电容器是核心的存储元件。但是随着摩尔定律的延续，在传统DRAM制造技术中，电容器的微缩成为限制DRAM持续微缩的瓶颈。为了克服传统1T
‑
1C结构的持续微缩难题，国际上提出了新型的无电容DRAM概念，其存储单元采用基于氧化物晶体管的“2个晶体管
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0个电容器(2T
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0C)”结构作为存储单元，氧化物晶体管作为选通管具有非常低的漏电和高的开关比，有利于实现具有长保持时间的高性能DRAM，且集成工艺与CMOS制程兼容，在面向AI终端的嵌入式DRAM和三维DRAM方面具有很大的应用前景。
[0003]但是，现有的无电容DRAM的两个晶体管通常在同一平面上，如图1所示，导致存储单元面积较大，不利于高密度集成。因此，研发新的集成工艺，提高DRAM集成度，实现高密度存储势在必行。

技术实现思路

[0004]本专利技术的目的是克服现有技术中存在的技术问题，提供一种无电容动态随机存储器，其采用双晶体管垂直堆叠技术与非易失性存储结构相结合，实现无电容动态随机存储器。其中，采用双晶体管垂直堆叠技术替代同一平面铺展技术，节约了单元面积，有利于提高电路的集成密度；在写晶体管中采用铟镓锌氧化物、氧化锌或铟铝锌氧化物作为沟道，有利于减小漏电，提高存储信息的保持时间；在读晶体管中采用铁电材料或氧化硅/氮化硅/氧化硅作为栅介质有利于提高存储信息的保持时间。
[0005]本专利技术的另一目的是提供所述无电容动态随机存储器的制备方法。
[0006]为了实现以上目的，本专利技术提供如下技术方案。
[0007]一种无电容动态随机存储器，包括：
[0008]衬底；
[0009]第一绝缘层，设置在所述衬底的上表面；
[0010]第一栅极层，设置在所述第一绝缘层的上表面；
[0011]第一栅介质层，覆盖所述第一栅极层；
[0012]第一沟道层，覆盖所述第一栅介质层；
[0013]第一源极层和第一漏极层，均设置在所述第一沟道层的上表面，并且互不连接；
[0014]第二绝缘层，覆盖所述第一源极层和所述第一漏极层，并且设有使所述第一源极层上表面裸露的凹槽；
[0015]第二栅极层，至少部分所述第二栅极层填充在所述凹槽中；
[0016]第二栅介质层，覆盖所述第二栅极层；
[0017]第二沟道层，覆盖所述第二栅介质层；以及
[0018]第二源极层和第二漏极层，均设置在所述第二沟道层的上表面，并且互不连接。
[0019]一种无电容动态随机存储器的制备方法，包括：
[0020]提供衬底；
[0021]在所述衬底的上表面形成第一绝缘层；
[0022]在所述第一绝缘层的上表面形成第一栅极层；
[0023]形成第一栅介质层，使其覆盖所述第一栅极层；
[0024]形成第一沟道层，使其覆盖所述第一栅介质层；
[0025]通过沉积、光刻和刻蚀在所述第一沟道层的上表面形成互不连接的第一源极层和第一漏极层；
[0026]形成第二绝缘层，使其覆盖所述第一源极层和所述第一漏极层；
[0027]在所述第二绝缘层上形成使所述第一源极层上表面裸露的凹槽；
[0028]通过沉积、光刻和刻蚀形成第二栅极层，使得至少部分所述第二栅极层填充在所述凹槽中；
[0029]形成第二栅介质层，使其覆盖所述第二栅极层；
[0030]形成第二沟道层，使其覆盖所述第二栅介质层；以及
[0031]通过沉积、光刻和刻蚀在所述第二沟道层的上表面形成互不连接的第二源极层和第二漏极层。
[0032]相比现有技术，本专利技术的有益效果：
[0033]本专利技术提供了一种无电容动态随机存储器，其采用双晶体管垂直堆叠技术替代同一平面铺展技术，节约了单元面积，有利于提高电路的集成密度；写晶体管中采用铟镓锌氧化物、氧化锌或铟铝锌氧化物作为沟道，有利于减小漏电，提高存储信息的保持时间；在读晶体管中采用铁电材料或氧化硅/氮化硅/氧化硅作为栅介质有利于提高存储信息的保持时间。
附图说明
[0034]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0035]图1为现有的双晶体管无电容动态随机存储器的结构示意图。
[0036]图2为本专利技术的无电容动态随机存储器的结构示意图。
[0037]图3为图2所示结构的存储原理示意图。
[0038]图4
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14为本专利技术提供的制备方法中每步得到的结构示意图。
[0039]附图标记说明
[0040]100为衬底，200为第一绝缘层，300为第一栅极层，400为第一栅介质层，401为第一凸台结构，500为第一沟道层，501为第二凸台结构，600为第一源极层，700为第一漏极层，800为第二绝缘层，801为凹槽，900为第二栅极层，1000为第二栅介质层，1001为第三凸台结构，1100为第二沟道层，1101为第四凸台结构，1200为第二源极层，1300为第二漏极层。
具体实施方式
[0041]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0042]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0043]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0044]现有的2T
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0C DRAM的两个晶体管通常在同一平面上，导致存储单元面积较大，不利于高密度集成。
[0045]为此，本专利技术提供了如图2所示的无电容动态随机存储器，包括：衬底100；第一绝缘层200，设置在衬底100的上表面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种无电容动态随机存储器，其特征在于，包括：衬底；第一绝缘层，设置在所述衬底的上表面；第一栅极层，设置在所述第一绝缘层的上表面；第一栅介质层，覆盖所述第一栅极层；第一沟道层，覆盖所述第一栅介质层；第一源极层和第一漏极层，均设置在所述第一沟道层的上表面，并且互不连接；第二绝缘层，覆盖所述第一源极层和所述第一漏极层，并且设有使所述第一源极层上表面裸露的凹槽；第二栅极层，至少部分所述第二栅极层填充在所述凹槽中；第二栅介质层，覆盖所述第二栅极层；第二沟道层，覆盖所述第二栅介质层；以及第二源极层和第二漏极层，均设置在所述第二沟道层的上表面，并且互不连接。2.根据权利要求1所述的无电容动态随机存储器，其特征在于，所述第一栅极层覆盖所述第一绝缘层的部分上表面；所述第一栅介质层包括第一凸台结构，所述第一凸台结构覆盖所述第一栅极层；所述第一沟道层包括第二凸台结构，所述第二凸台结构覆盖所述第一凸台结构；所述第一源极层覆盖所述第二凸台结构的一个侧表面和部分上表面，并且所述第一漏极层覆盖所述第二凸台结构的另一侧表面和部分上表面。3.根据权利要求1所述的无电容动态随机存储器，其特征在于，所述第二栅极层的上表面高于所述第二绝缘层的上表面；所述第二栅介质层包括第三凸台结构，所述第三凸台结构覆盖所述第二栅极层；所述第二沟道层包括第四凸台结构，所述第四凸台结构覆盖所述第三凸台结构；所述第二源极层覆盖所述第四凸台结构的一个侧表面和部分上表面，并且所述第二漏极层覆盖所述第四凸台结构的另一侧表面和部分上表面。4.根据权利要求1
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3中任一项所述的无电容动态随机存储器，其特征在于，所述第一栅极层、所述第一源极层、所述第一漏极层、所述第二栅极层、所述第二源极层和所述第二漏极层分别为Mo、Ti或W。5.根据权利要求1
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3中任一项所述的无电容动态随机存储器，其特征在于，所述第一栅极层和所述第二栅极层采用相同的电极材料；所述第一源...

【专利技术属性】
技术研发人员：许高博，殷华湘，罗军，颜刚平，田国良，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：