一种四核CPU芯片布局优化方法和系统技术方案

本发明专利技术公开了一种四核CPU芯片布局优化方法和系统包括：配置命令关闭IC设计系统中useful skew环境，通过floorplan整体布局控制芯片大小、摆放memory和pin位置，通过p lace方式设置包括cel l间距、时序、面积和功耗参数，摆放标准单元std cell；根据pl ace结果采用debug net方法在floorplan整体布局阶段memory进行调整；重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。重新执行所述最优芯片布局策略。重新执行所述最优芯片布局策略。

【技术实现步骤摘要】
一种四核CPU芯片布局优化方法和系统


[0001]本专利技术涉及CPU芯片设计
，特别涉及一种四核CPU芯片布局优化方法和系统

技术介绍

[0002]现有的四核CPU内部高速l2 cache(二级缓存)通过数据流布局后，place(布局)采用useful skew(一种可以通过插入buffer来优化时序的方案)，通过place_opt_design命令优化系统的时序，得出结果后返回fp流程。如此经过多次迭代后可得到较为完美的电路布局。然而，现有技术中，若在useful skew打开状态下进行opt design(电路优化设计)，并根据place结果再进行细微调整，此时调整的结果将变得不可知，甚至在某些情况下变得更差，因此需要更多次数的修改迭代，从而导致芯片布局效率的很低。

技术实现思路

[0003]本专利技术其中一个专利技术目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统在四核CPU中在大量的二级缓存l2 cache块结构条件下进行电路优化设计，通过关闭useful skew条件下进行芯片平面设计、布局和走线等操作，得到最优指标后再次打开useful skew重新进行布局，从而可以得到更好的时序和电路面积。
[0004]本专利技术另一个专利技术目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统利用在最差时序环境下得到的较理想布局策略应用到正常时序环境下，从而得到较好的时序和电路布局面积。
[0005]本专利技术另一个专利技术目的在于提供一种四核CPU芯片布局优化方法和系统，所述方法和系统在差时序环境下采用中心对称图形山行内部，走线逐次减小的芯片布局策略，并在正常时序环境下得到较好的时序和电路芯片面积布局。
[0006]为了实现至少一个上述专利技术目的，本专利技术进一步提供一种四核CPU芯片布局优化方法，所述方法包括：
[0007]配置命令关闭IC设计系统中useful skew环境，并对所述系统初始化；
[0008]通过floorplan整体布局控制芯片大小、摆放memory和pin位置，并添加boundary cell，以及打pg电源网络；
[0009]通过place方式设置包括cell间距、时序、面积和功耗参数，并摆放标准单元std cell；
[0010]根据place结果采用debug net方法在floorplan整体布局阶段以减少buffer插入和减少走线长度原则对memory进行摆放调整；
[0011]重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。
[0012]根据本专利技术其中一个较佳实施例，所述floorplan整体布局方法包括如下步骤：布
局芯片的高速L2cache模块的block，采用外部中心对称，内部凹陷排列的方式布局所述block。
[0013]根据本专利技术另一个较佳实施例，所述系统初始化方法包括：导入预先制定的芯片设计布局数据，用于建立设计布局模型，进一步检测所述芯片设计布局数据的完整性。
[0014]根据本专利技术另一个较佳实施例，所述floorplan整体布局方法包括：用系统内部guide命令将功能单元往指定区域聚拢，用于形成聚拢的标准单元std cell。
[0015]根据本专利技术另一个较佳实施例，根据所述place结果在floorplan阶段调整memory方法包括：挪动memory位置和方向，并调整pin的左右方向，使得减少pin的走线长度。
[0016]根据本专利技术另一个较佳实施例，所述走线长度减少的方法包括：通过调整memory或加入guide方法，使得所述memory位置靠近CPU中心位置，用于减少走线长度。
[0017]根据本专利技术另一个较佳实施例，所述走线长度减少方法还包括：在完成所述memory位置确定后，进一步调整所述memory的凹陷形状，使得连接memory的clk pin走线最短。
[0018]根据本专利技术另一个较佳实施例，在高速L2cache模块区域中，memory从对应的pin开始向着所述高速L2cache模块中间区域走线，并根据memory时序差和pin的net长度进行调整到最佳布局。
[0019]为了实现至少一个上述专利技术目的，本专利技术进一步提供一种四核芯片布局优化系统，所述系统执行上述一种四核CPU芯片布局优化方法。
[0020]本专利技术进一步提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序可被处理器执行上述一种四核CPU芯片布局优化方法。
附图说明
[0021]图1显示的是本专利技术一种四核CPU芯片布局优化方法的流程示意图。
[0022]图2显示的是本专利技术中高速L2cache模块区域走线布局结构示意图。
具体实施方式
[0023]以下描述用于揭露本专利技术以使本领域技术人员能够实现本专利技术。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本专利技术的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本专利技术的精神和范围的其他技术方案。
[0024]可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
[0025]请结合图1
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图2，本专利技术公开了一种四核CPU芯片布局优化方法和系统，所述方法包括：首先需要预先设置芯片布局环境，本专利技术中系统内部的set_dont_touch_network[all_clocks]命令关闭系统的useful skew，其中useful skew为一种可以通过插入buffer(缓冲器)来优化时序的方法，因此本专利技术在非useful skew环境下进行芯片的布局设计，可以使得芯片在布局设计中避免因为插入的buffer引起的时序优化导致芯片布局中memory(存储单元)和pin(引脚)的摆放布局合理性的错误判断。因此在关闭useful skew的差时序
环境下得到的合理芯片设计布局策略应用到好时序环境下的芯片设计布局策略将得到更好的设计布局结果。
[0026]具体而言，在完成IC设计系统的环境设置后，进一步在关闭useful skew环境下对所述IC设计系统进行初始化(init)，由于系统的初始化过程需要导入预先配置的芯片设计布局数据，所述芯片设计布局数据包括但不仅限于芯片的大小；memory大小和数量；pin类型和数量；速L2cache模块布局数据等，上述芯片设计布局数据用于构建芯片设计模型。在完成所述芯片设计布局数据在系统中的输入后，进一步检查所述芯片设计布局数据的完整性，并对模型缺失的数据进行报错，以及根据芯片设计布局策略配置dont us本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种四核CPU芯片布局优化方法，其特征在于，所述方法包括：配置命令关闭IC设计系统中useful skew环境，并对所述系统初始化；通过floorplan整体布局控制芯片大小、摆放memory和pin位置，并添加boundary cell，以及打pg电源网络；通过place方式设置包括cell间距、时序、面积和功耗参数，并摆放标准单元std cell；根据place结果采用debug net方法在floorplan整体布局阶段以减少buffer插入和减少走线长度原则对memory进行摆放调整；重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。2.根据权利要求1所述的一种四核CPU芯片布局优化方法，其特征在于，所述floorplan整体布局方法包括如下步骤：布局芯片的高速L2cache模块的block，采用外部中心对称，内部凹陷排列的方式布局所述block。3.根据权利要求1所述的一种四核CPU芯片布局优化方法，其特征在于，所述系统初始化方法包括：导入预先制定的芯片设计布局数据，用于建立设计布局模型，进一步检测所述芯片设计布局数据的完整性。4.根据权利要求1所述的一种四核CPU芯片布局优化方法，其特征在于，所述floorplan整体布局方法包括：用系统内部guide命令将功能单元往指...

【专利技术属性】
技术研发人员：李运，何利蓉，肖文勇，
申请(专利权)人：杭州雄迈集成电路技术股份有限公司，
类型：发明
国别省市：